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EXTEST-Instruktion nach JTAG Standard 1149.1 mit geringer Belastung der Ausgangszellen im Kurzschlussfall

IP.com Disclosure Number: IPCOM000009940D
Published in the IP.com Journal: Volume 2 Issue 11 (2002-11-25)
Included in the Prior Art Database: 2002-Nov-25
Document File: 3 page(s) / 250K

Publishing Venue

Siemens

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Abstract

Bei der Baugruppenfertigung werden die Verbindungen zwischen den einzelnen Komponenten mit dem Boundary-Scan-Testverfahren geprueft. Abbildung 1 zeigt zwei Bausteine, die Daten im Normal-betrieb austauschen. Das Boundary-Scan-Testverfahren testet die Verbindungen zwischen den Kom-ponenten einschliesslich der I/O-Buffer und erkennt, ob  Unterbrechungen vorliegen,  die I/O-Buffer steuerbar sind,  (keine) zwei Leitungen miteinander verbunden sind und  keine Verbindungen zu Ground oder zur Spannungsversorgung vorliegen. Diese Fehlerfaelle stellen fuer die Ausgangsbuffer eine hohe Belastung dar, da diese i.A. nicht fuer den Dauerbetrieb ausgelegt sind. Bisher wurde fuer den Verbindungstest die im Standard 1149.1 vorgesehene (obligatorische) Instruk-tion EXTEST verwendet. Waehrend dieses Tests sind alle I/Os des betroffenen Bausteins mit den Boundary-Registerzellen verbunden und werden durch diese gesteuert. Der Chip-Kern-Ausgang ist dabei isoliert. Die Steuerung der Zustaende erfolgt ueber den Inhalt der Boundary-Register und den Zustand des TAP-Controllers (Test Access Port – Controller). Die Schritte des TAP-Controllers sind in Abbildung 2 dargestellt. Die Zustaende mit dem Suffix –DR beschreiben die Betriebsarten und Inhalte der Datenregister (hier des Boundary-Registers). Zwei Zustaende sind von besonderer Bedeutung:  UPDATE-DR: Die in das Boundary-Register eingeschobenen Daten werden in die Ausgangs-Flipflops (UPD-FF) uebernommen, wodurch die Ausgaenge die entsprechenden Zustaende an-nehmen (siehe Abbildung 1: ASIC 1).  CAPTURE-DR: Der logische Zustand an den Eingaengen wird in die Eingangs-Flipflops ueber-nommen und kann mit SHIFT-DR am Pin TDO herausgeschoben werden (siehe Abbildung 1: A-SIC 2).

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S

© SIEMENS AG 2002 file: 2002J12787.doc page: 1

EXTEST-Instruktion nach JTAG Standard 1149.1 mit geringer Belastung der Ausgangszellen im Kurzschlussfall

Idea: Karlheinz Krause, DE-Muenchen; Elke Tiemeyer, DE-Muenchen

Bei der Baugruppenfertigung werden die Verbindungen zwischen den einzelnen Komponenten mit dem Boundary-Scan-Testverfahren geprueft. Abbildung 1 zeigt zwei Bausteine, die Daten im Normal- betrieb austauschen. Das Boundary-Scan-Testverfahren testet die Verbindungen zwischen den Kom- ponenten einschliesslich der I/O-Buffer und erkennt, ob

[g183] (keine) zwei Leitungen miteinander verbunden sind und

[g183] keine Verbindungen zu Ground oder zur Spannungsversorgung vorliegen.

Diese Fehlerfaelle stellen fuer die Ausgangsbuffer eine hohe Belastung dar, da diese i.A. nicht fuer den Dauerbetrieb ausgelegt sind.

Bisher wurde fuer den Verbindungstest die im Standard 1149.1 vorgesehene (obligatorische) Instruk- tion EXTEST verwendet. Waehrend dieses Tests sind alle I/Os des betroffenen Bausteins mit den Boundary-Registerzellen verbunden und werden durch diese gesteuert. Der Chip-Kern-Ausgang ist dabei isoliert. Die Steuerung der Zustaende erfolgt ueber den Inhalt der Boundary-Register und den Zustand des TAP-Controllers (Test Access Port - Controller). Die Schritte des TAP-Controllers sind in Abbildung 2 dargestellt. Die Zustaende mit dem Suffix -DR beschreiben die Betriebsarten und Inhalte der Datenregister (hier des Boundary-Registers). Zwei Zustaende sind von besonderer Bedeutung:

[g183] Unterbrechungen vorliegen,

[g183] die I/O-Buffer steuerbar sind,

[g183] UPDATE-DR: Die in das Boundary-Register eingeschobenen Daten werden in die Ausgangs-

Flipflops (UPD-FF) uebernommen, wodurch die Ausgaenge die entsprechenden Zustaende an- nehmen (siehe Abbildung 1: ASIC 1).

[g183] CAPTURE-DR: Der logische Zustand an den Eingaenge...