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Jitteroptimierte Frequenzsynthese mittels Phase-locked Loop (PLL)

IP.com Disclosure Number: IPCOM000009993D
Original Publication Date: 2002-Nov-25
Included in the Prior Art Database: 2002-Nov-25
Document File: 3 page(s) / 275K

Publishing Venue

Siemens

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Abstract

Bei der Erzeugung von Schwingungen einer gewuenschten Frequenz wird eine hohe absolute Ge-nauigkeit (geringe mittlere Abweichung von der Sollfrequenz) und eine hohe zeitliche Stabilitaet (ge-ringer Jitter) gewuenscht. Bei der herkoemmlichen Frequenzsynthese mittels PLL wird ein Referenz-takt fR durch eine feste natuerliche Zahl N geteilt und in einem Phasendetektor mit der durch eine an-dere feste natuerliche Zahl M geteilten Ausgangsfrequenz fO verglichen. Die Abweichung der Aus-gangsfrequenz fO = M/N*fR von der gewuenschten Sollfrequenz fS ist abhaengig von N, da die Aus-gangsfrequenz nur in Vielfachen der Vergleichsfrequenz fC = fR/N einstellbar ist. Dies erfordert eine tiefe Vergleichsfrequenz, die eine kleine PLL Bandbreite erfordert. Eine kleine Vergleichsfrequenz bzw. PLL Bandbreite besitzt aber bedingt durch die inhaerente Instabilitaet des auf der Vergleichsfre-quenz schwingenden Oszillators eine schlechte Kurzzeitstabilitaet (d.h. hoeheres Phasenrauschen und Jitter) und laengere Einschwingzeiten. Diese kontraeren Anforderungen werden bisher durch folgende Ansaetze geloest:

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S

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Jitteroptimierte Frequenzsynthese mittels Phase-locked Loop (PLL)

Idea: Dr. Andras Kalmar, AT-Wien; Hermann Danzer, AT-Wien; Emil Blaschek, AT-Wien

Bei der Erzeugung von Schwingungen einer gewuenschten Frequenz wird eine hohe absolute Ge- nauigkeit (geringe mittlere Abweichung von der Sollfrequenz) und eine hohe zeitliche Stabilitaet (ge- ringer Jitter) gewuenscht. Bei der herkoemmlichen Frequenzsynthese mittels PLL wird ein Referenz- takt fR durch eine feste natuerliche Zahl N geteilt und in einem Phasendetektor mit der durch eine an- dere feste natuerliche Zahl M geteilten Ausgangsfrequenz fO verglichen. Die Abweichung der Aus- gangsfrequenz fO = M/N*fR von der gewuenschten Sollfrequenz fS ist abhaengig von N, da die Aus- gangsfrequenz nur in Vielfachen der Vergleichsfrequenz fC = fR/N einstellbar ist. Dies erfordert eine tiefe Vergleichsfrequenz, die eine kleine PLL Bandbreite erfordert. Eine kleine Vergleichsfrequenz bzw. PLL Bandbreite besitzt aber bedingt durch die inhaerente Instabilitaet des auf der Vergleichsfre- quenz schwingenden Oszillators eine schlechte Kurzzeitstabilitaet (d.h. hoeheres Phasenrauschen und Jitter) und laengere Einschwingzeiten. Diese kontraeren Anforderungen werden bisher durch folgende Ansaetze geloest:

1. Frequenzvervielfachung (divided output synthesizer): Der Oszillator schwingt mit der Frequenz fO*P. Dadurch kann bei gleicher Genauigkeit die Vergleichsfrequenz und damit die PLL Band- breite hoeher gewaehlt werden. Die Ausgangsfrequenz wird mittels Teilung durch P gewonnen. Bei dieser Methode muss der Teiler jedoch mit der P-fachen Taktfrequenz arbeiten koennen und es ist ein hochfrequenter Oszillator erforderlich.

2. Kaskadierte PLLs mit Mischer (multiloop synthesizer): Durch Kaskadierung von mehreren PLLs und Mischung der Phasendetektor-Ausgangssignale wird eine sukzessive Verkleinerung der Schrittweite bei gleicher Vergleichsfrequenz erreicht.

3. Direkte Frequenzsynthese (DDS = direct digital synthesizer): Die Signalform der Ausgangsfre- quenz wird digital erzeugt (Ueberabtastung) und mit einem Digital-Analog-Wandler umgesetzt.

4. PLLs mit rationalem (statt ganzzahligem) Teiler (fractional-N synthesizer): Die Referenzfrequenz wird nicht durch N sondern durch N+K/F geteilt, wobei K und F natuerliche Zahlen sind. Dadurch ist eine gute Entkopplung von Vergleichsfrequenz und Frequenzaufloesung erreichbar.

Die vorgenannten Loesungen besitzen jedoch einen erhoehten Aufwand (mehrere Schleifen, Mischer, aufwendige digitale Logik, ...) und hoehere Taktfrequenzen in der Schaltung (bei Frequenzvervielfa- chung und DDS).

Deshalb wird das im Folgenden beschriebene Verfahren vorgeschlagen, das fuer je...