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Self aligned metallised gate for HF-CMOS

IP.com Disclosure Number: IPCOM000017032D
Original Publication Date: 1999-Jul-01
Included in the Prior Art Database: 2003-Jul-22
Document File: 3 page(s) / 26K

Publishing Venue

Siemens

Related People

Annalisa Cappellani: AUTHOR [+3]

Abstract

Transistoren, die für den Einsatz im GHz-Bereich konstruiert sind, sollten möglichst kleine parasitäre Kapazitäten und Widerstände aufweisen, da sonst die Performance des Transistors negativ beeinflußt werden könnte (Schaltgeschwindigkeit, Oszillationsfrequenz etc.). Es ist daher besonders wichtig, den Gate-Widerstand so klein wie möglich zu gestalten. Das kann durch die Verringerung des Schicht- und des Kontaktwiderstandes erreicht werden. Bei einer Bauteilverkleinerung in den Bereich von Nanometern erhöht sich der Gate-Widerstand jedoch extrem. Dem kann durch eine Optimierung des Schaltungs- Layouts begegnet werden, wofür jedoch eine „Metall-Verstärkung“ benötigt wird. Zusätzlich kann der Kontaktwiderstand durch Vergrößerung der Kontaktfläche und Aufbringen von Metallstrukturen verringert werden. Es ist verschiedentlich vorgeschlagen worden, diese Anforderungen mit Hilfe eines T- förmigen Gates zu lösen. In den bekannten Lösungen kommt es infolge der begrenzten Justiergenauigkeit zu einem schlechten Kontakt zwischen Gate und Metallstruktur, entsteht eine nicht planare Oberfläche oder es werden exotische Prozeßschritte wie selektive Metallabscheidung oder eine hohe Prozeßtemperatur, was die Materialauswahl einschränkt, eingesetzt.

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Bauelemente

Self aligned metallised gate for HF-CMOS

Idee: Annalisa Cappellani, Siracusa (Italien); Dr. Josef Willer, Riemerling;

Dr. Dirk Schumann, München

Transistoren, die für den Einsatz im GHz-Bereich konstruiert sind, sollten möglichst kleineparasitäre Kapazitäten und Widerstände aufweisen, da sonst die Performance desTransistors negativ beeinflußt werden könnte (Schaltgeschwindigkeit, Oszillationsfrequenzetc.). Es ist daher besonders wichtig, den Gate-Widerstand so klein wie möglich zugestalten. Das kann durch die Verringerung des Schicht- und des Kontaktwiderstandeserreicht werden. Bei einer Bauteilverkleinerung in den Bereich von Nanometern erhöht sichder Gate-Widerstand jedoch extrem. Dem kann durch eine Optimierung des Schaltungs-Layouts begegnet werden, wofür jedoch eine „Metall-Verstärkung“ benötigt wird.Zusätzlich kann der Kontaktwiderstand durch Vergrößerung der Kontaktfläche undAufbringen von Metallstrukturen verringert werden.

Es ist verschiedentlich vorgeschlagen worden, diese Anforderungen mit Hilfe eines T-förmigen Gates zu lösen. In den bekannten Lösungen kommt es infolge der begrenztenJustiergenauigkeit zu einem schlechten Kontakt zwischen Gate und Metallstruktur, entstehteine nicht planare Oberfläche oder es werden exotische Prozeßschritte wie selektiveMetallabscheidung oder eine hohe Prozeßtemperatur, was die Materialauswahl einschränkt,eingesetzt.

Die in den Figuren exemplarisch dargestellte Lösung bedient sich bekannter Prozeßschritte,um das Ziel eines mit einer Metallstruktur versehenen Gates zu erreichen. Eine Reduzierungdes Gate-Widerstands wird dadurch erreicht, daß der Schichtwiderstand aufgrund desAufbringens der Metallstruktur und der Kontaktwiderstand aufgrund der Vergrößerung derKontaktfläche und der Verwendung eines niederohmigen Kontaktlayouts reduziert wird.Zudem wird die Metallschicht selbstjustiert auf dem Gate abgeschieden, so daß nicht dieGefahr einer Fehljustierung besteht. Zweckmäßiger Weise liegt am Ende des Prozesses eineplanarisierte Oberfläche vor, wie sie z.B. für nachfolgende lithographische Prozeßschrittebenötigt wird.

Fig. 1 zeigt den relevanten Bereich eines typischen Transistorquerschnitts (Si 3 N 4� (2), TEOS(3), Poly-S...