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ESD-Schutzstruktur für Leistungs ICs

IP.com Disclosure Number: IPCOM000017288D
Original Publication Date: 2000-Jul-01
Included in the Prior Art Database: 2003-Jul-25
Document File: 3 page(s) / 23K

Publishing Venue

Siemens

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Gerhard Groos: AUTHOR

Abstract

In Halbleitertechnologien benötigt man Strukturen zum Schutz gegen elektrostatische Entladungen (Electrostatic Discharge: ESD). Diese Strukturen müssen Durchbruchspannungen unter denen der zu schützenden Bauelemente haben und im ESD-Fall den Strom der Entladung tragen können. Bei der Realisierung von ESD-Strukturen, welche oberflächennahe Implantationen für die Durchbrüche verwenden, ist die Stromlokalisierung nahe der Siliziumoberfläche ein Problem, weil sie im ESD-Fall eine stark lokalisierte Wärmequelle und somit eine lokal sehr hohe Temperatur mit sich bringt, die das Bauelement schädigt. Des weiteren ist der Innenwiderstand der Strukturen im ESD-Fall ein wichtiger Parameter, der möglichst klein sein muß, um einen optimalen Schutz zu gewährleisten. In der Leistungs-IC-Technologie SPT4 gibt es zwei ESD-Schutzstrukturen für Durchbruchspannungen von 7V, die beide ihre Nachteile haben. Die Struktur "e0g" (Bild1) hat eine geringe ESD-Robustheit, die "e0v"-Struktur (Bild2) hingegen benötigt mehr Platz auf dem Chip. Die erhöhte ESD-Festigkeit der "e0v"-Struktur wird durch eine Symmetrisierung des Devices erreicht, die den bereits erwähnten, stark erhöhten Platzbedarf der Struktur bewirkt.

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Bauelemente

ESD-Schutzstruktur für Leistungs ICs

Idee: Gerhard Groos, München

In Halbleitertechnologien benötigt man Strukturen zum Schutz gegen elektrostatischeEntladungen (Electrostatic Discharge: ESD). Diese Strukturen müssenDurchbruchspannungen unter denen der zu schützenden Bauelemente haben und imESD-Fall den Strom der Entladung tragen können.Bei der Realisierung von ESD-Strukturen, welche oberflächennahe Implantationen für dieDurchbrüche verwenden, ist die Stromlokalisierung nahe der Siliziumoberfläche einProblem, weil sie im ESD-Fall eine stark lokalisierte Wärmequelle und somit eine lokal sehrhohe Temperatur mit sich bringt, die das Bauelement schädigt.Des weiteren ist der Innenwiderstand der Strukturen im ESD-Fall ein wichtiger Parameter,der möglichst klein sein muß, um einen optimalen Schutz zu gewährleisten.

In der Leistungs-IC-Technologie SPT4 gibt es zwei ESD-Schutzstrukturen fürDurchbruchspannungen von 7V, die beide ihre Nachteile haben. Die Struktur "e0g" (Bild1)hat eine geringe ESD-Robustheit, die "e0v"-Struktur (Bild2) hingegen benötigt mehr Platzauf dem Chip. Die erhöhte ESD-Festigkeit der "e0v"-Struktur wird durch eineSymmetrisierung des Devices erreicht, die den bereits erwähnten, stark erhöhten Platzbedarfder Struktur bewirkt.

Die vorgeschlagene Struktur (Bild 3&4) hat eine hohe ESD-Festigkeit, benötigt gleichzeitigaber weniger Platz auf dem Chip als die "e0v"-Struktur. Wahrscheinlich wird die ESD-Festigkeit auf Grund des optimierten Endabschlusses der Struktur sogar höher sein.Bei Produkten, die sich der vorgeschlagenen Struktur bedienen, ergeben sichPlatzersparnisse (ca. 1700pm2 im Vergleich zur "e0v"-Struktur bei kleinster Padgröße)bzw. höhere ESD-Festigkeiten (ca. 8kV im Vergleich zur "e0g"-Struktur mit >2kV).Die Strukturen bestehen aus einem npn-Transistor, bestehend aus einer vergrabenenn-Schicht ("n-Buried-Layer": BL) als Emitter, einer p-Diffusion als Basis und eineroberflächennahen� � +

n� -Schicht als Kollektor. Basis- und BL-Anschluß sind kurzgeschlossen,so dass der Durchbr...