Browse Prior Art Database

Konfiguration und Methode von einem BIST (Built In Self Test) bei in sich gedoppelten ASICs mit asynchronen Anteilen

IP.com Disclosure Number: IPCOM000017533D
Original Publication Date: 2001-Apr-01
Included in the Prior Art Database: 2003-Jul-23
Document File: 2 page(s) / 17K

Publishing Venue

Siemens

Related People

Majid Ghameshlu: AUTHOR [+3]

Abstract

Die immer komplexer werdenden elektronischen Systeme, speziell Telekommunikationssysteme, stellen besondere Anforderungen bezüglich der Online- bzw. Offline-Tests an die elektronischen Bausteine ASICs. So wird unter anderem vermehrt, neben BIST (Built In Self Test) als Offline- Test, auch eine Verdopplung der ASIC-Cores (schnelle Fehlerfindung im Betrieb) eingesetzt.

This text was extracted from an ASCII text file.
This is the abbreviated version, containing approximately 52% of the total text.

-   35   -

Bauelemente

Konfiguration und Methode von einem BIST (Built In Self Test) bei insich gedoppelten ASICs mit asynchronen Anteilen

Idee: Majid Ghameshlu, A-Wien; Karlheinz Krause, München; Herbert Taucher, A-Wien

Die immer komplexer werdenden elektronischen Systeme, speziell Telekommunikationssysteme,stellen besondere Anforderungen bezüglich der Online- bzw. Offline-Tests an die elektronischenBausteine ASICs. So wird unter anderem vermehrt, neben BIST (Built In Self Test) als Offline-Test, auch eine Verdopplung der ASIC-Cores (schnelle Fehlerfindung im Betrieb) eingesetzt.

Das hier vorgestellte Verfahren  stellt eine Konfiguration und eine Methode dar, wie ein ASIC-BIST für einen ASIC mit Core-Verdopplung konzipiert werden kann. Der BIST wird für beideHälften parallel und von einander unabhängig durchgeführt.

Ein Testmustergenerator (TMG) speist in beide Hälften die gleichen Testmuster synchron ein(siehe Bild). Nachdem die asynchronen Inputs des ASICs vor den ASIC-Cores in einem nichtgedoppelten Funktionsblock (MSYNC) einsynchronisiert werden, werden diese Inputs nichtdirekt an den ASIC-Core stimuliert, sondern an den Eingängen des Funktionsblocks. Dieasynchronen Anteile (wie z.B. PCI-Cores) oder nicht gedoppelte Funktionen (wie z.B.Resetlogik) werden einer Extrabehandlung unterzogen und entweder vom TMG, einer ASIC-Hälfte und/oder MSYNC gespeist. Nicht gedoppelte RAMs (Random Access Memory) werdenauch eingangsseitig wie die asynchronen Anteile behandelt. Nachdem die BISTs der beidenHälften parallel ablaufen, werden zwei Testantwortauswerter (TAA) zur Signaturbildungherangezogen. Die Ausgänge der asynchronen Teile fliessen in die beiden TAAs hinein. Soentstehen zwei Signaturen (0&1), die im Gutfall gleich sind. Zu diesen Signaturbildungen tragenauch die asynchronen Anteil...