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Teilersynchronisierung

IP.com Disclosure Number: IPCOM000017886D
Original Publication Date: 2001-Oct-01
Included in the Prior Art Database: 2003-Jul-23
Document File: 1 page(s) / 249K

Publishing Venue

Siemens

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Gerhard Quirmbach: AUTHOR

Abstract

Neuere Prozessorbaugruppen benötigen mehrere Systemtakte. Beispielsweise benötigt der Speicher einen Takt von 133,33 MHz, der Prozessor 66,66 MHz und PCI 33,33 MHz.

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Information / Kommunikation

Teilersynchronisierung

Idee: Gerhard Quirmbach, München

Neuere Prozessorbaugruppen benötigen mehrereSystemtakte.  Beispielsweise  benötigt der Speichereinen  Takt  von  133,33  MHz,  der  Prozessor 66,66MHz und PCI 33,33 MHz.

Die  Forderung  nach  Phasengleichheit  der positivenFlanken aller Takte  (Skew<1ns)  wird  vorteilhafter-weise durch eine PECL-Logik  (ECL Logik mit 3,3 VVersorgungsspannung, differentielle Signale) erfüllt.Da jedoch derzeit keine Takttreiberbausteine existie-ren,  welche  mit  einem  Eingangssignal von 133,33MHz Ausgangssignale mit 133,33 MHz, 66,66 MHzund 33,33 MHz liefern, müssen zwei Takttreiberbau-steine verwendet werden.

Der erste Takttreiber (genannt DIV 1) hat die Funkti-on, den 133,33 MHz und 66,66 MHz Takt zu gene-rieren. Der zweite Takttreiber (genannt DIV 2) er-zeugt 66,66 MHz und 33,33 MHz Takte. Diese An-ordnung  unterliegt  jedoch  der Bedingung, dass diepositive 33,33 MHz Flanke von DIV2 zeitgleich mitder positiven Flanke des 66,66 MHz Takts von DIV1liegt, wobei eine Phasenverschiebung um eine 133,33MHz Periode verboten  ist.  Diese  Forderung  wirddurch eine  definierte  Synchronisation  der  beidenZähler erfüllt.

Da ein gemeinsames Reset der Zähler im beschriebenFall aufgrund  des  bereits  in  Betrieb  befindlichenBoards nicht möglich ist, muss ein anderes nachfol-gend beschrieben Verfahren angewendet werden.

Zur  Synchronisierung  der  Takte wird zunächst dieniedrigste Frequenz f n  von DIV1 (hi...