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Testpadrestaurierung nach dem Schaltungstest bei SOLID

IP.com Disclosure Number: IPCOM000017989D
Original Publication Date: 2001-Dec-01
Included in the Prior Art Database: 2003-Jul-23
Document File: 2 page(s) / 253K

Publishing Venue

Siemens

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Dr. Holger Hübner: AUTHOR

Abstract

Bei der Herstellung von mehrlagigen Chipstapeln unter Verwendung der SOLID Diffusionslöttechnik ist es vorteilhaft, nur vorgetestete Schaltungsebenen zu integrieren, damit die Ausbeute nicht reduziert wird. Jede Schaltungsebene enthält spezielle Testpads, die während des Testvorgangs durch Prüf- spitzen elektrisch kontaktiert werden. Durch das Aufsetzen der Prüfspitzen beim Testvorgang werden jedoch die Testpads beschädigt, es entsteht ein meh- rere µm hoher Grat (Fig. 1). Weil dieser Grat beim späteren Zusammenlöten der Schaltungsebenen zu elektrischen Kurzschlüssen führen kann, muss er abgetragen und isoliert werden.

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Testpadrestaurierung nach demSchaltungstest bei SOLID

Bauelemente

Idee: Dr. Holger Hübner, Baldham

Bei der  Herstellung  von  mehrlagigen  Chipstapelnunter  Verwendung  der  SOLID Diffusionslöttechnikist es vorteilhaft, nur vorgetestete Schaltungsebenenzu integrieren, damit  die  Ausbeute  nicht  reduziertwird. Jede Schaltungsebene enthält spezielleTestpads, die während des Testvorgangs durch Prüf-spitzen  elektrisch  kontaktiert  werden. Durch dasAufsetzen der Prüfspitzen beim Testvorgang werdenjedoch die Testpads beschädigt, es entsteht ein meh-rere µm hoher Grat (Fig. 1). Weil dieser Grat beimspäteren  Zusammenlöten  der Schaltungsebenen zuelektrischen Kurzschlüssen  führen  kann,  muss  erabgetragen und isoliert werden.

Dazu  geeignete  Verfahren  sind  bisher  noch  nichtbekannt.

Ein möglicher Lösungsweg ist in Fig.2 skizziert. DieOberfläche wird planarisiert, indem zunächst ganzflä-chig  eine  Haftschicht  (z.B.  Ti/TiN)  und  dann  eineOxidschicht abgeschieden und anschließend miteinem CMP-Schleifprozess  (Chemical  MechanicalPlanarization)  poliert  wird.  Dabei  ergibt  sich dasProblem, dass die abgeschliffenen Gratreste die nach-folgende Metallisierung kontaktieren, was zu Kurz-schlüssen führt. Zudem wird das Pad durch die Haft-schicht elektrisch  kontaktiert,  was  ebenfalls  uner-wünscht ist.

Auch wenn man den Grat bereits vor dem Aufbringender  Oxidplanarisierung  durch  einen  Schleifprozess(z.B. CMP) entfernt,  bleibt  das  Problem  bestehen,dass die Haftschicht die Pads kontaktiert. Die Haft-schicht ist aber notwendig, um sicherzustellen, dassdie Oxidschicht auf den Testpads sicher haftet.

Diese geschilderten Probleme lassen sich lösen, in-dem man die aufgebrachten Schichten im Bereich derTestpads geeignet strukturiert. Dazu wäre jedoch einzusätzlicher  photolithographischer  Schritt  erforder-lich,  der  jedoch  recht  aufwändig  und  damit  teuerwäre.

Statt dessen wird im folgenden ein anderes Verfahrenvorgeschlagen, dass ohne Photolithografie auskommt(Fig 3):

Fig.1 zeigt den Zustand des Wafers nach dem Test.Die Passivierung (Oxinitrid plus ev...