Dismiss
InnovationQ will be updated on Sunday, Oct. 22, from 10am ET - noon. You may experience brief service interruptions during that time.
Browse Prior Art Database

Multi level bonding and multi layer substrate with reduced number of core layer for BOC and novel type of multi layer substrate structure

IP.com Disclosure Number: IPCOM000017994D
Original Publication Date: 2001-Dec-01
Included in the Prior Art Database: 2003-Jul-23
Document File: 1 page(s) / 264K

Publishing Venue

Siemens

Related People

Christian Hauser: AUTHOR [+4]

Abstract

Komplexe board-on-chip (BOC) Gehäuse weisen zum Teil Trägersubstrate mit mehreren Leiterbahnen in mehreren Lagen auf, die über eine große Anzahl von Durchkontaktierungen (vias) verbunden sind (siehe Abb.1). Mit steigender Anzahl von Durchkon- taktierungen nehmen die Herstellungskosten zu und die elektrische Leistungsfähigkeit nimmt ab. Abb. 1

This text was extracted from an ASCII text file.
This is the abbreviated version, containing approximately 54% of the total text.

Bauelemente

Multi level bonding and multi layersubstrate with reduced number ofcore layer for BOC and novel typeof multi layer substrate structure

Idee: Christian Hauser, Regensburg;

Johann Winderl, Regensburg;Dr. Thomas Haalboom,Regensburg;Dr. Martin Reiß, Regensburg

Komplexe� board-on-chip� (BOC)� Gehäuse� weisenzum Teil Trägersubstrate mit mehreren Leiterbahnenin mehreren Lagen auf, die über eine große Anzahlvon� Durchkontaktierungen� (vias) verbunden sind(siehe Abb.1). Mit steigender Anzahl von Durchkon-taktierungen nehmen die Herstellungskosten zu unddie elektrische Leistungsfähigkeit nimmt ab.

Abb. 3

Des Weiteren ist auch die Kombination beider Tech-niken sogar in komplexeren Strukturen (siehe Abb.4)möglich.

Abb. 4

Abb. 1

Eine vorteilhafte Modifikation des Gehäuses verrin-gert zum Einen die Herstellungskosten und zum An-deren� wird� die� Leistungsfähigkeit trotz mehrererLeiterbahnen wieder erhöht. Die Modifikation bestehtaus� der� Kombination� alternativer Durchkontaktie-rungsvarianten und einer Reduzierung der Layer.

Die Anzahl der Layer und somit die Dicke des Sub-strates� kann� reduziert� werden,� indem� man das un-terste core Material (siehe Abb.2 3 [Abb. 2 enthältcore� Material� und� entspricht� Stand� der� Technik])weglässt.� Somit� liegt� die� unterste� Leiterbahnebenenun� direkt� auf� der Chipverbindung (adhesive odertape).� Vorraussetzung� für� das� Weglassen des coreMaterials ist eine ausreichende Steifigkeit des Chipsadhesive / tape , welche für das wire bonding erf...