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HF-gerechte Anordnung von ASIC-Pinning und Leiterbahnführung für HF-Leitungen

IP.com Disclosure Number: IPCOM000018462D
Original Publication Date: 2002-Sep-01
Included in the Prior Art Database: 2003-Jul-23
Document File: 1 page(s) / 432K

Publishing Venue

Siemens

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Alexander Schnellbögl: AUTHOR [+2]

Abstract

Beim Leiterplattenlayout ist es wichtig, bei Hoch- frequenzverbindungen (HF-Verbindungen) die Im- pedanz einzuhalten und die Leitungen kopplungsfrei zu führen. Auch auf das Delay/Timing ist zu achten. Bei CMOS (Complementary Metal Oxide Semicon- ductor)-Zellen wird den Daten ein Takt mitgeführt, welche in diesem Port einer eingeschränkten Laufzeit (Timing) unterliegen. Bei Zellen denen kein Takt mitgeführt wird, wird dieser aus den Daten durch Taktrückgewinnung extrahiert. Auch hier müssen die symmetrischen Leitungspaare gleich lang sein. Bis- her ist bei ASICs (Application Specific Integrated Circuits) das Pinning oft so schlecht angeordnet ist, dass keine optimalen symmetrischen Leitungen reali- siert werden können, das Verlegen dieser Leitungen sehr aufwendig ist oder eine Verletzung der Signal- integrität in Kauf genommen wird.

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Bauelemente

zwei HF-Kammern verlegen. Um ein gegenseitigesÜbersprechen (crosstalk) zu vermeiden, wurden dieIn-  bzw.  Output-Ports  räumlich  voneinander  ge-trennt.

Außerdem wurden die Steuersignale, der Takt undder AD-Bus innerhalb des ASICs angeordnet. EineVermischung mit den HF-Leitungen wurde dadurchvermieden.

Die Spannungsversorgungs-Pins des ASICs wurdenüber  sogenannte  blind-via  an  die Spannungslagenangeschlossen, die ebenfalls in den inneren Reihendes ASIC-Pins angeordnet sind.

Abb. 2: Anordnung der Leitungen

HF-gerechte Anordnung von ASIC-Pinning und Leiterbahnführung fürHF-Leitungen

Idee: Alexander Schnellbögl, München;

Franz Gruber, München

Beim Leiterplattenlayout ist es wichtig, bei  Hoch-frequenzverbindungen  (HF-Verbindungen)  die Im-pedanz einzuhalten und die Leitungen kopplungsfreizu führen. Auch auf das Delay/Timing ist zu achten.Bei CMOS (Complementary Metal Oxide Semicon-ductor)-Zellen wird den Daten ein Takt mitgeführt,welche in diesem Port einer eingeschränkten Laufzeit(Timing) unterliegen. Bei  Zellen  denen  kein  Taktmitgeführt wird, wird  dieser  aus  den  Daten  durchTaktrückgewinnung extrahiert. Auch hier müssen diesymmetrischen Leitungspaare gleich lang sein. Bis-her  ist  bei  ASICs  (Application Specific IntegratedCircuits) das Pinning oft so schlecht angeordnet ist,dass keine optimalen symmetrischen Leitungen reali-siert werden können, das Verlegen dieser Leitungensehr aufwendig ist oder eine Verletzung der Signal-integritî..