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Optimierte Cock Gating Zelle fuer Double-Edged Triggered Flip-Flops

IP.com Disclosure Number: IPCOM000019687D
Original Publication Date: 2003-Oct-25
Included in the Prior Art Database: 2003-Oct-25
Document File: 2 page(s) / 77K

Publishing Venue

Siemens

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Abstract

Zur Reduktion des Stromverbrauchs einer digitalen Schaltung wird Clock Gating angewendet. Als Clock Gating wird das Abschalten eines Taktnetzes waehrend inaktiver Phasen genannt. Fuer Double-Edged Triggered Flip-Flops (DETFF) wird Clock Gating mit Hilfe einer Clock Gating Zelle realisiert. Bisherige Clock Gating Zellen bestehen aus einem XOR-Gatter und einem DETFF mit nicht invertiertem Ausgang. Der Nachteil ist dabei ein relativ hoher Flaechen- und Verlustaufwand. Vorgeschlagen wird ein optimierter Aufbau der Clock Gating Zelle. Der Aufbau beinhaltet einen DETFF, bei dem ein invertierter und ein nicht invertierter Ausgang auf den Eingang gekoppelt werden. Bei der Kopplung der Ausgangssignale wird ein Inverter am Ausgang des DETFF genutzt, der auch beim Treiben der Ausgangslast der Clock Gating Zelle beteiligt ist. Die Kopplung geschieht in Abhaengigkeit von einem „enable“-Signal. Die Abbildung 1 zeigt den vorgeschlagenen Aufbau. Das Verhalten einer Clock Gating Zelle fuer DETFF wird wie folgt erreicht. Ist das Taktsignal „clk“ aktiviert (enable =“1“), so wird der invertierte Ausgang auf den Eingang gelenkt und das resultierende Taktsignal am Ausgang der Clock Gating Zelle „gated-clk“ aendert den Zustand, d.h. das Taktsignal wird eingeschaltet. Wird dagegen das Taktsignal deaktiviert (enable =“0“), so wird der nicht invertierte Ausgang auf den Eingang gelenkt und das resultierende Taktsignal am Ausgang der Clock Gating Zelle „gated-clk“ aendert den Zustand nicht, d.h. das Taktsignal wird ausgeschaltet.

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S

© SIEMENS AG 2003 file: ifx_2003J53014.doc page: 1

Optimierte Cock Gating Zelle fuer Double-Edged Triggered Flip-Flops

Idea: Dr. Tim Schoenauer, DE-Muenchen; Dr. Joerg Berthold, DE-Muenchen

Zur Reduktion des Stromverbrauchs einer digitalen Schaltung wird Clock Gating angewendet. Als Clock Gating wird das Abschalten eines Taktnetzes waehrend inaktiver Phasen genannt. Fuer Double-Edged Triggered Flip-Flops (DETFF) wird Clock Gating mit Hilfe einer Clock Gating Zelle realisiert. Bisherige Clock Gating Zellen bestehen aus einem XOR-Gatter und einem DETFF mit nicht invertiertem Ausgang. Der Nachteil ist dabei ein relativ hoher Flaechen- und Verlustaufwand.

Vorgeschlagen wird ein optimierter Aufbau der Clock Gating Zelle. Der Aufbau beinhaltet einen DETFF, bei dem ein invertierter und ein nicht invertierter Ausgang auf den Eingang gekoppelt werden. Bei der Kopplung der Ausgangssignale wird ein Inverter am Ausgang des DETFF genutzt, der auch beim Treiben der Ausgangslast der Clock Gating Zelle beteiligt ist. Die Kopplung geschieht in Abhaengigkeit von einem "enable"-Signal. Die Abbildung 1 zeigt den vorgeschlagenen Aufbau. Das Verhalten einer Clock Gating Zelle fuer DETFF wird wie folgt erreicht. Ist das Taktsignal "clk" aktiviert (enable ="1"), so wird der invertierte Ausgang auf den Eingang gelenkt und das resultierende Taktsignal am Ausgang der Clock Gating Zelle "gated-clk" aendert den Zustand, d.h. das Taktsignal wird eingeschaltet. Wird dagegen das Taktsignal deaktiviert (enable ="0"), so wird der nicht invertierte Ausgang auf den Eingang gelenkt und das resultierende Takts...