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CoolMOS mit LDD-Zelle

IP.com Disclosure Number: IPCOM000020547D
Original Publication Date: 2003-Dec-25
Included in the Prior Art Database: 2003-Dec-25
Document File: 4 page(s) / 182K

Publishing Venue

Siemens

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Abstract

In der LDD-MOSFET (Lightly Doped Drain - Metall Oxid Semiconductor Field Effect Transistor) Technik wird bei einem Standard-MOSFET ein kleiner Kanal jeweils zwischen Source und Gate und zwischen Drain und Source n-dotiert (Abb. 1). In der CoolMOS Technik werden mehrere MOSFETs hintereinander geschaltet, um groessere Leistungen zu erreichen (Abb. 2). Dabei soll die Gateladung bei den CoolMOS Leistungs-MOSFETs moeglichst klein sein, damit sie schnell und verlustarm arbeiten. Die bisher beste Loesung hierfuer ist die sog. „Optimas“-Struktur mit zwei Gate-Elektroden, bei denen die tiefere auf Source-Potential liegt. Das hier Vorgeschlagene sieht eine Kombination der LDD VLSI (Very Large Scale Integration) MOSFETs mit dem niedrigen Durchlasswiderstand des Kompensationsprinzips vor. Eine Serie von JFETs (Junction Field Effect Transistor) reduzieren die Spannung und verteilen die Kapazitaet der Driftstuecke (Abb. 3). Es koennen belieg viele JFETs vorangestellt werden, wobei einer die Spannung fuer den naechsten limitiert. Es wird ein Kurzkanal LDD-MOSFET mit der VLSI-Methode erstellt. Dieser traegt z.B. 10V maximale Drain-Spannung, ist sehr schnell und hat eine kleine Miller-Kapazitaet. Seine Drainspannung wird vertikal mit gut leitenden Stoepseln nach unten gefuehrt (Abb. 4). Die Stoepsel durchbrechen die p-Anschlusszone fuer den „Voltage Sustaining Layer“, welcher nach der CoolMOS-Methode hergestellt wird. Durch diese Zone ergibt sich eine maximale Spannung am Ende des n+-Stoepsels des LDD-Transistors (Abb. 5). Die p-Saeulen und die n-Zone werden geeignet dotiert bzw. dimensioniert, z.B. engere n-Zone oben. Die p-Saeule kann durch eine isolierte Feld-Trench-Platte ersetzt werden und die p+-Schicht kann auf Kosten der Avalanche-Festigkeit weggelassen werden (Abb. 6).

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CoolMOS mit LDD-Zelle

Idea: Dr. Jenoe Tihanyi; DE-Muenchen

In der LDD-MOSFET (Lightly Doped Drain - Metall Oxid Semiconductor Field Effect Transistor) Technik wird bei einem Standard-MOSFET ein kleiner Kanal jeweils zwischen Source und Gate und zwischen Drain und Source n-dotiert (Abb. 1). In der CoolMOS Technik werden mehrere MOSFETs hintereinander geschaltet, um groessere Leistungen zu erreichen (Abb. 2). Dabei soll die Gateladung bei den CoolMOS Leistungs-MOSFETs moeglichst klein sein, damit sie schnell und verlustarm arbeiten. Die bisher beste Loesung hierfuer ist die sog. "Optimas"-Struktur mit zwei Gate-Elektroden, bei denen die tiefere auf Source-Potential liegt.

Das hier Vorgeschlagene sieht eine Kombination der LDD VLSI (Very Large Scale Integration) MOSFETs mit dem niedrigen Durchlasswiderstand des Kompensationsprinzips vor. Eine Serie von JFETs (Junction Field Effect Transistor) reduzieren die Spannung und verteilen die Kapazitaet der Driftstuecke (Abb. 3). Es koennen belieg viele JFETs vorangestellt werden, wobei einer die Spannung fuer den naechsten limitiert. Es wird ein Kurzkanal LDD-MOSFET mit der VLSI-Methode erstellt. Dieser traegt z.B. 10V maximale Drain-Spannung, ist sehr schnell und hat eine kleine Miller- Kapazitaet. Seine Drainspannung wird vertikal mit gut leitenden Stoepseln nach unten gefuehrt (Abb. 4). Die Stoepsel durchbrechen die p-Anschlusszone fuer den "Voltage Sustaining Layer", welcher nach der CoolMOS-Methode hergestellt wird....