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Metallkapazitaet

IP.com Disclosure Number: IPCOM000027973D
Published in the IP.com Journal: Volume 4 Issue 5 (2004-05-25)
Included in the Prior Art Database: 2004-May-25
Document File: 3 page(s) / 325K

Publishing Venue

Siemens

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Abstract

Bei CMOS- (Complementary Metal Oxide Semiconductor) Technologien wurden bisher nur vertikale Kapazitaeten zwischen uebereinander liegenden Metallflaechen fuer die Schaltungstechnik genutzt. Dies fuehrt jedoch bei modernen Verfahren, bei denen ein Isolationsmaterial mit einer geringeren Dielektrizitaetskonstante zwischen den Metallebenen verwendet wird, zu einem groesseren Flaechenbedarf. Deshalb werden manchmal zusaetzliche Kapazitaeten (MIM-Kap.) eingefuehrt, was jedoch weitere Prozessschritte erfordert und damit hohe Kosten verursacht. Deshalb ist es vorteilhaft, auch die lateralen (parasitaeren) Kapazitaeten auszunutzen. Bei den bisher vorgeschlagenen Anordnungen geht dies jedoch mit einem erhoehten Serienwiderstand einher. Ausserdem ist bei diesen Vorschlaegen die Betriebsicherheit nicht gewaehrleistet, da der Ausfall eines einzigen Kontaktlochs die Funktionalitaet stark einschraenkt. Abbildung 1 zeigt ein alternatives Layout, das diese Probleme vermeidet. Durch eine optimierte Anordnung der neben- und uebereinanderliegenden Metallbahnen, die pro Ebene in einem Winkel von 90 Grad zueinander verlaufen, wird der Kapazitaetswert gegenueber einer rein vertikalen Kapazitaet (Sandwich-Kapazitaet) gleicher Flaeche etwa verdoppelt. Durch sehr haeufiges Parallelschalten von Kontaktloechern und Leitungsabschnitten wird ein geringer Serienwiderstand erreicht (Abb. 2). Weiterhin wird die parasitaere Kapazitaet zum Substrat hin durch die geringere Metallflaeche dieser Bauweise stark verringert. Indem die Metall1-Ebene nicht angeschlossen wird, kann die parasitaere Kapazitaet noch weiter vermindert werden (Abb. 3). Die Metall1-Ebene bildet dann die fuer die Fertigung notwendige Metallfuellung. Die spezifische Kapazitaet der Zelle wird dadurch allerdings auch kleiner.

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S

Metallkapazitaet

Idee: Claus Kropf, AT-Villach

Bei CMOS- (Complementary Metal Oxide Semiconductor) Technologien wurden bisher nur vertikale Kapazitaeten zwischen uebereinander liegenden Metallflaechen fuer die Schaltungstechnik genutzt. Dies fuehrt jedoch bei modernen Verfahren, bei denen ein Isolationsmaterial mit einer geringeren Dielektrizitaetskonstante zwischen den Metallebenen verwendet wird, zu einem groesseren Flaechenbedarf. Deshalb werden manchmal zusaetzliche Kapazitaeten (MIM-Kap.) eingefuehrt, was jedoch weitere Prozessschritte erfordert und damit hohe Kosten verursacht. Deshalb ist es vorteilhaft, auch die lateralen (parasitaeren) Kapazitaeten auszunutzen. Bei den bisher vorgeschlagenen Anordnungen geht dies jedoch mit einem erhoehten Serienwiderstand einher. Ausserdem ist bei diesen Vorschlaegen die Betriebsicherheit nicht gewaehrleistet, da der Ausfall eines einzigen Kontaktlochs die Funktionalitaet stark einschraenkt.

Abbildung 1 zeigt ein alternatives Layout, das diese Probleme vermeidet. Durch eine optimierte Anordnung der neben- und uebereinanderliegenden Metallbahnen, die pro Ebene in einem Winkel von 90 Grad zueinander verlaufen, wird der Kapazitaetswert gegenueber einer rein vertikalen Kapazitaet (Sandwich-Kapazitaet) gleicher Flaeche etwa verdoppelt. Durch sehr haeufiges Parallelschalten von Kontaktloechern und Leitungsabschnitten wird ein geringer Serienwiderstand erreicht (Abb. 2). Weiterhin wird die parasitaere Kapazitaet zum Substrat...