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Modifikation des Layouts zur Optimierung von Flaechendichten

IP.com Disclosure Number: IPCOM000028109D
Published in the IP.com Journal: Volume 4 Issue 5 (2004-05-25)
Included in the Prior Art Database: 2004-May-25
Document File: 6 page(s) / 2M

Publishing Venue

Siemens

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Abstract

In modernen CMOS-Technologien (Complementary Metal Oxide Semiconductor) wird die Schaltgeschwindigkeit durch eine Vielzahl von Faktoren beinflusst. Beispielsweise ist dies der negative Einfluss des mechanischen Stresses auf die Transistoreinsatzspannung und die Beweglichkeit von Ladungstraegern, was dann zu langsameren Gatter- und Schaltungslaufzeiten fuehrt. Der mechanische Stress kann durch Unterschiede in den thermischen Ausdehnungskoeffizienten verschiedener Materialien verursacht werden. Dies kann beispielsweise die Transistorisolationsschicht sein. Die Transistorisolation (LocOS (Local Oxidation of Silicon) oder STI (Static Induction Transistor)), bestehend aus einem dielektrischen Material (z.B. Oxid), weist einen anderen Ausdehnungskoeffizienten auf als Silizium. Dies verursacht dann mechanische Stress auf das benachbarte Silizium. Die Source- und Drain-Gebiete der Transistoren und die Gebiete fuer die Wannenkontaktierung werden nachfolgend als „aktive Gebiete“ oder „aktive Bereiche“ bezeichnet. Die Isolationsflaeche und die aktiven Gebiete zusammen ergeben die Schaltungsflaeche. Bislang wird versucht, durch Optimierung der Prozessfuehrung, den Einsatz neuer Materialien oder einer Veraenderung des Layouts das Problem zu loesen. Diese Loesungsversuche sind jedoch relativ aufwendig oder in einer anderen Weise unguenstig. Der Einfluss des mechanischen Stresses kann reduziert werden, indem im Layout der Gesamtschaltung auf einer oder mehreren Hierarchieebenen derartige Aenderungen vorgenommen werden, die die Entstehung des Stoereffektes reduzieren. Dies wird durch eine Minimierung der Isolationsflaechen oder Maximierung der Abstaende erreicht. Wenn die Gesamtflaeche des Layouts wegen bestimmter Randbedingungen nicht geaendert werden kann, dann kann die Isolationsflaeche durch eine Vergroesserung des aktiven Gebietes reduziert werden.

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Modifikation des Layouts zur Optimierung von Flaechendichten

Idea: Dr. Joerg Berthold, DE-Muenchen

In modernen CMOS-Technologien (Complementary Metal Oxide Semiconductor) wird die Schaltgeschwindigkeit durch eine Vielzahl von Faktoren beinflusst. Beispielsweise ist dies der negative Einfluss des mechanischen Stresses auf die Transistoreinsatzspannung und die Beweglichkeit von Ladungstraegern, was dann zu langsameren Gatter- und Schaltungslaufzeiten fuehrt. Der mechanische Stress kann durch Unterschiede in den thermischen Ausdehnungskoeffizienten verschiedener Materialien verursacht werden. Dies kann beispielsweise die Transistorisolationsschicht sein. Die Transistorisolation (LocOS (Local Oxidation of Silicon) oder STI (Static Induction Transistor)), bestehend aus einem dielektrischen Material (z.B. Oxid), weist einen anderen Ausdehnungskoeffizienten auf als Silizium. Dies verursacht dann mechanische Stress auf das benachbarte Silizium. Die Source- und Drain-Gebiete der Transistoren und die Gebiete fuer die Wannenkontaktierung werden nachfolgend als "aktive Gebiete" oder "aktive Bereiche" bezeichnet. Die Isolationsflaeche und die aktiven Gebiete zusammen ergeben die Schaltungsflaeche.

Bislang wird versucht, durch Optimierung der Prozessfuehrung, den Einsatz neuer Materialien oder einer Veraenderung des Layouts das Problem zu loesen. Diese Loesungsversuche sind jedoch relativ aufwendig oder in einer anderen Weise unguenstig.

Der Einfluss des mechanischen Stresses kann reduziert werden, indem im Layout der Gesamtschaltung auf einer oder mehreren Hierarchieebenen derartige Aenderungen vorgenommen werden, die die Entstehung des Stoereffektes reduzieren. Dies wird durch eine Minimierung der Isolationsflaechen oder Maximierung der Abstaende erreicht. Wenn die Gesamtflaeche des Layouts wegen bestimmter Randbedingungen nicht geaendert werden kann, dann kann die Isolationsflaeche durch eine Vergroesserung des aktiven Gebietes reduziert werden.

Eine Schaltung weist im Layout ueblicherweise mehrere Hierarchieebenen auf. Bei den Semicustom- Schaltungen sind es mindestens zwei Ebenen, die der Zellen und die Ebene der Gesamtschaltung oder des Blocks. Nachfolgend werden Semicustom-Schaltungen als Beispiel herangezogen.

Die Layouts der Zellen werden derart gestaltet, dass die Isolationsflaeche in den Zellen moeglichst klein ist. Dazu koennen aktive Flaechen eingefuehrt werden, die entweder mit dem Gebiet des Wannenschlusses verbunden sind oder mit den Source-Gebieten der Transistoren, die auf festem Potential liegen (VDD bei PFETs, (Positiv Field Effect Transistor) bzw. VSS bei NFETs (Negativ Field Effect Transistor)). Aktive Gebiete, die ein variierendes Potential haben, werden dagegen so kompakt wie moeglich gehalten. Deren Groesse hat ueber die Junction-Kapazitaet einen direkten Einfluss auf die Laufzeit.

In Abbildung 1 ist dies an zwei Zellen dargestellt (bzw. an Ausschnitten von Zellen). Es sind nur die Randgebiete der Zellen gezeigt, die...