Browse Prior Art Database

Analoger Double-Gate Neuron-FET

IP.com Disclosure Number: IPCOM000029472D
Published in the IP.com Journal: Volume 4 Issue 7 (2004-07-25)
Included in the Prior Art Database: 2004-Jul-25
Document File: 7 page(s) / 427K

Publishing Venue

Siemens

Related People

Juergen Carstens: CONTACT

Abstract

Der Versuch, groessere biologische neuronale Netze (Neuron: Nervenzelle) auf der Basis von Silizium-Hardware zu bauen, ist bislang aufgrund der hohen Komplexitaet gescheitert. Die Nutzung von analogen so genannten Neuron-MOSFETs (Metal-Oxide Semiconductor Field-Effect Transistor) koennte ein einfacherer Weg zu diesem Ziel sein. Die Kopplung der einzelnen Neuronen beruht auf der Ankopplung unterschiedlicher Gates auf ein so genanntes Floating-Gate. Wenn die Schwellspannung eines solchen Neuron-MOSFETs ueberwunden ist, fliesst ein elektrischer Strom, was der Stimulation von biologischen Neuronen entspricht. Diese Stimulation der Neuron-MOSFETs ist ohne elektrische Leistung moeglich. Zur Einstellung der Schwellspannung des Neuron-MOSFETs ist jedoch eine zusaetzliche Kopplung zum Floating-Gate erforderlich (vgl. Abb. 1), was wiederum zur Vergroesserung der benoetigten Flaeche fuehrt. Zudem koennen im Bereich der Kopplungsflaeche keine aktiven Bauteile untergebracht werden (vgl. Abb. 2). Mit einem Neuron-CMOSFET (Complementary Metal-Oxide Semiconductor Field-Effect Transistor) koennen auch komplexe Inverter gebaut werden. Die Loesung des Problems bietet ein Bonded Double-Gate MOSFET, mit dem durch Nutzung beider Wafer-Seiten ein optimaler Neuro-MOSFET mit minimalem aktivem Flaechenverbrauch hergestellt werden kann. Das Floating-Gate und die Kopplungsflaeche sind im Bottom-Wafer (Wafer-Unterseite) untergebracht, so dass im Top-Wafer (Wafer-Oberseite) aktive Bauelemente hergestellt werden koennen.

This text was extracted from a PDF file.
At least one non-text object (such as an image or picture) has been suppressed.
This is the abbreviated version, containing approximately 53% of the total text.

Page 1 of 7

S

Analoger Double-Gate Neuron-FET

Idee: Dr. Franz Hofmann, DE-Muenchen; Dr. Johannes Luyken, DE-Muenchen; Guerkan Ilicali, DE-Muenchen

Der Versuch, groessere biologische neuronale Netze (Neuron: Nervenzelle) auf der Basis von Silizium-Hardware zu bauen, ist bislang aufgrund der hohen Komplexitaet gescheitert. Die Nutzung von analogen so genannten Neuron-MOSFETs (Metal-Oxide Semiconductor Field-Effect Transistor) koennte ein einfacherer Weg zu diesem Ziel sein. Die Kopplung der einzelnen Neuronen beruht auf der Ankopplung unterschiedlicher Gates auf ein so genanntes Floating-Gate.

Wenn die Schwellspannung eines solchen Neuron-MOSFETs ueberwunden ist, fliesst ein elektrischer Strom, was der Stimulation von biologischen Neuronen entspricht. Diese Stimulation der Neuron- MOSFETs ist ohne elektrische Leistung moeglich. Zur Einstellung der Schwellspannung des Neuron- MOSFETs ist jedoch eine zusaetzliche Kopplung zum Floating-Gate erforderlich (vgl. Abb. 1), was wiederum zur Vergroesserung der benoetigten Flaeche fuehrt. Zudem koennen im Bereich der Kopplungsflaeche keine aktiven Bauteile untergebracht werden (vgl. Abb. 2). Mit einem Neuron- CMOSFET (Complementary Metal-Oxide Semiconductor Field-Effect Transistor) koennen auch komplexe Inverter gebaut werden.

Die Loesung des Problems bietet ein Bonded Double-Gate MOSFET, mit dem durch Nutzung beider Wafer-Seiten ein optimaler Neuro-MOSFET mit minimalem aktivem Flaechenverbrauch hergestellt werden kann. Das Floating-Gate und die Kopplungsflaeche sind im Bottom-Wafer (Wafer-Unterseite) untergebracht, so dass im Top-Wafer (Wafer-Oberseite) aktive Bauelemente hergestellt werden koennen.

Zusaetzlich wird im Top-Wafer ein Kalibrier-Gate erzeugt. Damit kann unabhaengig vom Floating-Gate die Einsatzspannung des Neuro-MOSFETs kalibriert werden. Selbstjustierende Gates sind nicht unbedingt erforderlich, die Kalibrierung kann hier auch ohne aktive Flaeche vorgenommen werden. Da das Floating-Gate keine Speicherfunktion mit langer Retentionszeit hat, werden geringere Anforderungen bezueglich der Leckstroeme benoetigt als beim nicht fluechtigen Speicher (NVM, Non Volatile Memory).

Die Abbildungen 3 bis 12 zeigen einen moeglichen Prozessablauf der Herstellung eines analogen Double-Gate Neuron-FETs. Zu Beginn des Prozesses liegt ein SOI-Wafer (Silicon On Insulator) mit duenner Siliziumschicht (Oberseite) vor (Abb. 3). In den naechsten Schritten erfolgen das Abscheiden des Oxids und des dotierten Polysiliziums, das Strukturieren des Koppel-Gates mittels Fototechnik (FT), das Aetzen des Polysiliziums (Reactive Iron Edging) und das Entfernen des Lackes durch Strippung (Abb. 4). Als naechstes erfolgen Oxidation/Abscheiden (Oxid Nitrit Oxid, ONO), der Einsatz der Fototechnik z...