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Rissfreiheit durch ILD-Topographie

IP.com Disclosure Number: IPCOM000031873D
Original Publication Date: 2004-Nov-25
Included in the Prior Art Database: 2004-Nov-25
Document File: 3 page(s) / 58K

Publishing Venue

Siemens

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Abstract

Bei den so genannten Power-PC-Technologien werden ueblicherweise grosse Power-DMOS-Transistoren (DMOS: Double-Diffused Metal-Oxide Semiconductor) an die Raender des Chips platziert. Diese Transistoren haben relativ grosse Metallplatten (einige hundertstel bis einige Quadratmillimeter gross), welche zum Mold-Compound (Pressmasse) der Kunststoffumhuellung des Chips mit einer einige hundert Nanometer dicken Passivierung isoliert sind (vgl. Abb. 1). Weil der Chip selbst, die Spinne, auf welcher der Chip befestigt ist, und die Pressmasse unterschiedliche Ausdehnungskoeffizienten haben, werden immense Zugkraefte auf die Passivierung ausgeuebt. Da die oberste Metalllage (aus Aluminium und/oder Kupfer) die Kraefte nicht aufnehmen kann, kommt es zu Rissen in der Passivierung und ggf. zu Ausfaellen des Chips waehrend des Betriebs. Um die Rissbildung zu minimieren, wird haeufig eine Pufferschicht (z.B. ein Poly-Imid) zwischen Chippassivierung und Pressmasse eingebracht. Aufgrund der Miniaturisierung werden im Metallisierungsprozess neuerdings Planarisierungstechniken wie das CMP (Chemical Mechanical Polishing) genutzt, welche zu absolut planaren Metallisierungsoberflaechen fuehren. Dadurch koennen sich jedoch die Pressmassenkraefte ueber diese Flaechen so aufsummieren, dass es zu einer erheblichen Anzahl grosser Risse kommen kann (vgl. Abb. 2). Breiten sich diese auch in der elektrischen Isolation zwischen den einzelnen Metallisierungsebenen (dem Interlayer Dielektrikum, ILD) aus, so kann Feuchtigkeit in den Chip eindringen. Im unguenstigen Fall sind durch ein Hineindruecken des Metalls in die Risse sogar Kurzschluesse moeglich.

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Rissfreiheit durch ILD-Topographie

Idee: Dr. Matthias Stecher, DE-Muenchen

Bei den so genannten Power-PC-Technologien werden ueblicherweise grosse Power-DMOS- Transistoren (DMOS: Double-Diffused Metal-Oxide Semiconductor) an die Raender des Chips platziert. Diese Transistoren haben relativ grosse Metallplatten (einige hundertstel bis einige Quadratmillimeter gross), welche zum Mold-Compound (Pressmasse) der Kunststoffumhuellung des Chips mit einer einige hundert Nanometer dicken Passivierung isoliert sind (vgl. Abb. 1). Weil der Chip selbst, die Spinne, auf welcher der Chip befestigt ist, und die Pressmasse unterschiedliche Ausdehnungskoeffizienten haben, werden immense Zugkraefte auf die Passivierung ausgeuebt. Da die oberste Metalllage (aus Aluminium und/oder Kupfer) die Kraefte nicht aufnehmen kann, kommt es zu Rissen in der Passivierung und ggf. zu Ausfaellen des Chips waehrend des Betriebs. Um die Rissbildung zu minimieren, wird haeufig eine Pufferschicht (z.B. ein Poly-Imid) zwischen Chippassivierung und Pressmasse eingebracht.

Aufgrund der Miniaturisierung werden im Metallisierungsprozess neuerdings Planarisierungstechniken wie das CMP (Chemical Mechanical Polishing) genutzt, welche zu absolut planaren Metallisierungsoberflaechen fuehren. Dadurch koennen sich jedoch die Pressmassenkraefte ueber diese Flaechen so aufsummieren, dass es zu einer erheblichen Anzahl grosser Risse kommen kann (vgl. Abb. 2). Breiten sich diese auch in der elektrischen Isolation zwischen den einzelnen Metallisierungsebenen (dem Interlayer Dielektrikum, ILD) aus, so kann Feuchtigkeit in den Chip eindringen. Im unguenstigen Fall sind durch ein Hineindruecken des Metalls in die Risse sogar Kurzschluesse moeglich.

Damit die Zugkraefte nicht zu Rissen in der Passivierung oder den Isolationsschichten fuehren, duerfen sich die Kraefte nicht ueber grosse Metallgebiete aufsummieren. Dieses ist erreichbar durch lokale Verdickungen des ILD, welche zu diesem Zweck zum Beispiel wie fol...