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Prozessierung von Vias in einem Interconnectsystem mit selbstjustierten Airgaps

IP.com Disclosure Number: IPCOM000075565D
Original Publication Date: 2005-Mar-25
Included in the Prior Art Database: 2005-Mar-25
Document File: 3 page(s) / 393K

Publishing Venue

Siemens

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Abstract

Werden in einem Interconnectsystem mit Airgaps Vias prozessiert, dann besteht die Gefahr, dass bei einer Fehljustierung des Vias das Airgap geoeffnet wird und damit die nachfolgende Fuellung der Vias nicht mehr moeglich ist. Dies ist vor allem bei selbstjustierten Airgaps der Fall, bei denen die Airgaps nicht im Bereich des Vias ausgespart werden koennen. Eine moegliche Problemloesung derzeit besteht in der Nutzung von Landing Pads bei den Vias. Dadurch erhoeht sich der Platzbedarf auf dem Chip oder es wird eine zusaetzliche Lithographieebene erforderlich, die die Bildung von Airgaps um die Vias verhindert. Die Idee besteht nun in einer Fuellung eines Loches, welches durch ein fehljustiertes Via in einem Airgap besteht. Dabei wird das Airgap lokal um das Via teilweise aufgefuellt. Zum Aetzen der Vias wird eine Hardmask verwendet. Nach dem Aetzen wird Isoliermaterial abgeschieden, welches die Oeffnungen zum Airgap, aber auch teilweise das Via wieder fuellt. Dieser Prozess kann unter Umstaenden auch gleichzeitig verwendet werden, um das Dielektrikum fuer eine nachfolgende Metallebene abzuscheiden. Anschliessend wird die Viaaetzung mit der Hardmask wiederholt. Das Airgap bleibt jedoch geschlossen und das Via kann gefuellt werden. Die Prozessfuehrung aehnelt dem „Buried Via“ Prozess fuer Dual Damascene. Der Unterschied besteht jedoch darin, dass die erste Viaaetzung vollstaendig bis zur unteren Metallebene durchgefuehrt wird.

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S

Prozessierung von Vias in einem Interconnectsystem mit selbstjustierten Airgaps

Idee: Dr. Guenther Schindler, DE-Muenchen; Dr. Werner Pamler, DE-Muenchen

Werden in einem Interconnectsystem mit Airgaps Vias prozessiert, dann besteht die Gefahr, dass bei einer Fehljustierung des Vias das Airgap geoeffnet wird und damit die nachfolgende Fuellung der Vias nicht mehr moeglich ist. Dies ist vor allem bei selbstjustierten Airgaps der Fall, bei denen die Airgaps nicht im Bereich des Vias ausgespart werden koennen. Eine moegliche Problemloesung derzeit besteht in der Nutzung von Landing Pads bei den Vias. Dadurch erhoeht sich der Platzbedarf auf dem Chip oder es wird eine zusaetzliche Lithographieebene erforderlich, die die Bildung von Airgaps um die Vias verhindert.

Die Idee besteht nun in einer Fuellung eines Loches, welches durch ein fehljustiertes Via in einem Airgap besteht. Dabei wird das Airgap lokal um das Via teilweise aufgefuellt. Zum Aetzen der Vias wird eine Hardmask verwendet. Nach dem Aetzen wird Isoliermaterial abgeschieden, welches die Oeffnungen zum Airgap, aber auch teilweise das Via wieder fuellt. Dieser Prozess kann unter Umstaenden auch gleichzeitig verwendet werden, um das Dielektrikum fuer eine nachfolgende Metallebene abzuscheiden. Anschliessend wird die Viaaetzung mit der Hardmask wiederholt. Das Airgap bleibt jedoch geschlossen und das Via kann gefuellt werden. Die Prozessfuehrung aehnelt dem "Buried Via" Prozess fuer Dual Damascene. Der Unterschied besteht jedoch darin, dass die erste Viaaetzung vollstaendig bis zur unteren Metallebene durchgefuehrt wird.

Die Abbildungen 1 bis 4 stellen ein Ausfuehrungsbeispiel dar. Dabei zeigt Abbildung 1 eine auf dem Substrat hergestellte Leiterbahnstruktur mit Airgaps. Auf der Oberflaeche des Dielektrikums befindet sich eine Hardmask mit Fenstern fuer die Viaaetzung. Abbildung 2 zeigt...