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Verfahren zur Implementierung eines erweiterten Schleifen Cache fuer TVLIW-Prozessoren

IP.com Disclosure Number: IPCOM000099007D
Published in the IP.com Journal: Volume 5 Issue 4 (2005-04-16)
Included in the Prior Art Database: 2005-Apr-16
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Publishing Venue

Siemens

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Abstract

Digital Signal Processors (DSPs) mit parallelen Funktionseinheiten (FUs) zur Bearbeitung von komplexen Signalverarbeitungsalgorithmen werden fuer die Implementierung von zukuenftigen Kommunikationsgeraeten zunehmend wichtiger. Beim Entwurf eines Instruktionssatzes von Prozessorarchitekturen mit parallelen Funktionseinheiten muss ein Kompromiss zwischen Code-Kompaktheit, Ausfuehrungsgeschwindigkeit und Flexibilitaet eingegangen werden. Einen guten Kompromiss stellt die TVLIW-Architektur (tagged very long instruction word) der Technischen Universitaet Dresden dar. Sind jedoch Algorithmen fuer diese Architektur zu entwickeln, bei denen die Anzahl der parallel benoetigten FUs groesser ist als die physikalisch vorhandenen, dann zeigt diese Architektur eine starke Ineffizienz. Innerhalb von Schleifen muessen immer wieder neue Instruktionsworte aufgebaut werden, was viele Takte fuer reine Kontrolle des VLIW-Caches kostet. Waehrend dieser Zeit kann der Prozessor seine FUs nicht nutzen. Weitere Loesungsansaetze besitzen zwar einen relativ grossen VLIW-Cache, welcher aber nicht dynamisch geladen werden kann, sondern statisch belegt wird, oder der Prozessor stellt aus kurzen Instruktionen staendig neue VLIW-Befehlsworte zusammen, aber ohne dass der Programmierer oder Compiler explizit darauf Einfluss nehmen kann. Eine Optimierung auf unterschiedliche Algorithmenanforderungen ist damit nur sehr eingeschraenkt moeglich.

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S

Verfahren zur Implementierung eines erweiterten Schleifen Cache fuer TVLIW- Prozessoren

Idee: Michael Frenzen, DE-Bocholt

Digital Signal Processors (DSPs) mit parallelen Funktionseinheiten (FUs) zur Bearbeitung von komplexen Signalverarbeitungsalgorithmen werden fuer die Implementierung von zukuenftigen Kommunikationsgeraeten zunehmend wichtiger. Beim Entwurf eines Instruktionssatzes von Prozessorarchitekturen mit parallelen Funktionseinheiten muss ein Kompromiss zwischen Code- Kompaktheit, Ausfuehrungsgeschwindigkeit und Flexibilitaet eingegangen werden. Einen guten Kompromiss stellt die TVLIW-Architektur (tagged very long instruction word) der Technischen Universitaet Dresden dar. Sind jedoch Algorithmen fuer diese Architektur zu entwickeln, bei denen die Anzahl der parallel benoetigten FUs groesser ist als die physikalisch vorhandenen, dann zeigt diese Architektur eine starke Ineffizienz. Innerhalb von Schleifen muessen immer wieder neue Instruktionsworte aufgebaut werden, was viele Takte fuer reine Kontrolle des VLIW-Caches kostet. Waehrend dieser Zeit kann der Prozessor seine FUs nicht nutzen. Weitere Loesungsansaetze besitzen zwar einen relativ grossen VLIW-Cache, welcher aber nicht dynamisch geladen werden kann, sondern statisch belegt wird, oder der Prozessor stellt aus kurzen Instruktionen staendig neue VLIW-Befehlsworte zusammen, aber ohne dass der Programmierer oder Compiler explizit darauf Einfluss nehmen kann. Eine Optimierung auf unterschiedliche Algorithmenanforderungen ist damit nur sehr eingeschraenkt moeglich.

Diese Problematik resultiert im Wesentlichen daraus, dass nur ein VLIW-Wort im Cache zur Verfuegung steht. Dieses Wort kann zwar (einmal gefuellt) in einer Ein-Befehl-Schleife immer wieder verwendet werden, jedoch wenn zwei oder mehr Befehle zu bearbeiten sind, dann tritt der oben beschriebene Effekt auf. Tatsaechlich ist der VLIW-Cache als Stack (Stapelspeicher) aufgebaut, damit der Prozessor auf Interrupts...