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Device Mapping to Internal Supply Nodes by Geometry

IP.com Disclosure Number: IPCOM000103548D
Original Publication Date: 2005-Apr-16
Included in the Prior Art Database: 2005-Apr-16
Document File: 1 page(s) / 24K

Publishing Venue

Siemens

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Abstract

Bislang werden bei elektronischen Schaltungen zur Simulation die einzelnen Devices (z.B. Transistoren) in der Netzliste an eine globale Versorgungsspannung angeschlossen, die fuer die Simulation als ideal und konstant angenommen wird. Fuer Deep-Submicron-Designs ist es notwendig, den Einfluss von lokalen Schwankungen der Versorgungsspannungen zu modellieren. D.h. die Annahme einer idealen und konstanten Versorgungsspannung trifft nicht mehr zu. Fuer eine Beruecksichtigung der IR-Drop muss bislang ein Layout komplett (alle Devices, Signalnetze und Versorgungsnetze) extrahiert werden. Das Resultat ist eine sehr grosse Netzliste. Daraus folgt, dass eine solche vollstaendig extrahierte Netzliste von allen zur Zeit verfuegbaren Simulatoren nur fuer kleine Unterschaltungen simulierbar ist. Weiterhin muss dazu das Layout exakt mit dem Schematic uebereinstimmen, um einen LVS (Layout vs. Schematic) Lauf zu ermoeglichen. Typischerweise treten groessere Einbrueche in der Versorgungsspannung erst dann auf, wenn groessere Schaltungsbloecke bzw. der gesamte Chip betrachtet werden, so dass eine Full-Chip Simulation wuenschenswert ist. Dies ist aber auf Grund der grossen Netzliste nicht durchfuehrbar.

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S

Device Mapping to Internal Supply Nodes by Geometry

Idee: Joerg Schweden, DE-Muenchen; Dr. Carsten Groeber, DE-Muenchen

Bislang werden bei elektronischen Schaltungen zur Simulation die einzelnen Devices (z.B. Transistoren) in der Netzliste an eine globale Versorgungsspannung angeschlossen, die fuer die Simulation als ideal und konstant angenommen wird. Fuer Deep-Submicron-Designs ist es notwendig, den Einfluss von lokalen Schwankungen der Versorgungsspannungen zu modellieren. D.h. die Annahme einer idealen und konstanten Versorgungsspannung trifft nicht mehr zu.

Fuer eine Beruecksichtigung der IR-Drop muss bislang ein Layout komplett (alle Devices, Signalnetze und Versorgungsnetze) extrahiert werden. Das Resultat ist eine sehr grosse Netzliste. Daraus folgt, dass eine solche vollstaendig extrahierte Netzliste von allen zur Zeit verfuegbaren Simulatoren nur fuer kleine Unterschaltungen simulierbar ist. Weiterhin muss dazu das Layout exakt mit dem Schematic uebereinstimmen, um einen LVS (Layout vs. Schematic) Lauf zu ermoeglichen. Typischerweise treten groessere Einbrueche in der Versorgungsspannung erst dann auf, wenn groessere Schaltungsbloecke bzw. der gesamte Chip betrachtet werden, so dass eine Full-Chip Simulation wuenschenswert ist. Dies ist aber auf Grund der grossen Netzliste nicht durchfuehrbar.

Die Idee beschreibt ein alternatives Verfahren zur Zuordnung von Devices zu ihrer lokalen Versorgung ohne verbindungsorientierte Verfahren wie LVS (Layout vs. Schematic) bzw. NVN (Netlist vs. Netlist). Dabei ermoeglicht das Verfahren, einzelne Transistoren an ein Versorgungsnetzwerk anzuschliessen, welches stark vereinfacht sein kann und daher wesentlich weniger Elemente enthaelt. Der Grad der Vereinfachung bzw. die Abstraktion des Versorgungsnetzes geht direkt in die Genauigkeit sowie Laufzeit der Analyse ein und ist beliebig einstellbar. Ein abstrahiertes bzw. vereinfachtes Versorgungsnetz macht eine Zuordnung der einzelnen Devices zu der lokalen Versorgungsspannung via LVS unmoeglich. Da ein nicht vereinfachtes Layout der Versorgungsnetze eine nicht mehr simulierbare Netzlistengroesse erzeugt, ist ein alternatives Verfahren notwendig. Durch eine Zuordnung der einzelnen Devic...