Browse Prior Art Database

Speichercontroller mit programmierbarer Impedanz der Ausgangstreiber

IP.com Disclosure Number: IPCOM000103552D
Published in the IP.com Journal: Volume 5 Issue 4 (2005-04-16)
Included in the Prior Art Database: 2005-Apr-16
Document File: 2 page(s) / 229K

Publishing Venue

Siemens

Related People

Juergen Carstens: CONTACT

Abstract

Fuer moderne Serversysteme wird ein neuer Typ von Speichermodulen eingefuehrt - sogenannte Fully Buffered DIMMs (Dual Inline Memory Modules). Diese unterscheiden sich von herkoemmlichen Speichermodulen dadurch, dass keine direkte Verbindung zwischen dem Memory Controller auf der Hauptplatine des Rechnersystems und den Speicherbausteinen (DRAMs - Dynamic Random Access Memories) mehr besteht. Statt dessen ist auf den FBDIMMs ein spezieller Baustein (als HUB (Knotenpunkt) oder auch AMD (Advanced Memory Buffer der Firma Intel) bezeichnet) angebracht, der eine Umsetzung vornimmt zwischen der Kommunikation mit den DRAMs ueber die bekannten Signale CLK (Takt), CA (Kommando und Adressen), DQ (Daten einschliesslich Daten-Strobe) und der Kommunikation mit dem Memory Controller und den Nachbarmodulen ueber ein spezielles, serielles High Speed Protokoll. Abbildung 1 zeigt die wesentliche Verbindung auf einem FBDIMM mit einem HUB und neun DRAMs. Die Uebertragung von Takt und CA erfolgt vom HUB zu allen DRAMs mit einem sogenannten Fly-By-Bus, da die genannten Signale quasi an den DRAMs vorbeifliegen. Diese Leitungen sind am vom HUB abgewandten Ende mit passiven Widerstaenden abgeschlossen, um die Reflexion elektrischer Signale zu unterdruecken. Im Gegensatz dazu sind die Datenanschluesse DQ von HUB und DRAMs jeweils getrennt verbunden. Dies wird als Point-to-Point-Verbindung bezeichnet. Die elektrischen Eigenschaften dieser beiden unterschiedlichen Buss-Systeme unterscheiden sich. Darueber hinaus existieren nicht nur FBDIMMs mit neun DRAMs, sondern auch mit 18 und 36. Diese sind jeweils alle mit dem CLK und CA-Bus verbunden. Die Aufteilung auf die DQ-Busse variiert. Fuer die korrekte Uebertragung hochfrequenter Signale ueber eine elektrische Leitung ist im Allgemeinen eine sorgfaeltige Anpassung der elektrischen Impedanz von Treiber, Leitung und Empfaenger notwendig.

This text was extracted from a PDF file.
At least one non-text object (such as an image or picture) has been suppressed.
This is the abbreviated version, containing approximately 51% of the total text.

Page 1 of 2

S

Speichercontroller mit programmierbarer Impedanz der Ausgangstreiber

Idee: Dr. Andreas Jakobs, DE-Muenchen; Srdjan Djordjevic, DE-Muenchen

Fuer moderne Serversysteme wird ein neuer Typ von Speichermodulen eingefuehrt - sogenannte Fully Buffered DIMMs (Dual Inline Memory Modules). Diese unterscheiden sich von herkoemmlichen Speichermodulen dadurch, dass keine direkte Verbindung zwischen dem Memory Controller auf der Hauptplatine des Rechnersystems und den Speicherbausteinen (DRAMs - Dynamic Random Access Memories) mehr besteht. Statt dessen ist auf den FBDIMMs ein spezieller Baustein (als HUB (Knotenpunkt) oder auch AMD (Advanced Memory Buffer der Firma Intel) bezeichnet) angebracht, der eine Umsetzung vornimmt zwischen der Kommunikation mit den DRAMs ueber die bekannten Signale CLK (Takt), CA (Kommando und Adressen), DQ (Daten einschliesslich Daten-Strobe) und der Kommunikation mit dem Memory Controller und den Nachbarmodulen ueber ein spezielles, serielles High Speed Protokoll. Abbildung 1 zeigt die wesentliche Verbindung auf einem FBDIMM mit einem HUB und neun DRAMs. Die Uebertragung von Takt und CA erfolgt vom HUB zu allen DRAMs mit einem sogenannten Fly-By-Bus, da die genannten Signale quasi an den DRAMs vorbeifliegen. Diese Leitungen sind am vom HUB abgewandten Ende mit passiven Widerstaenden abgeschlossen, um die Reflexion elektrischer Signale zu unterdruecken. Im Gegensatz dazu sind die Datenanschluesse DQ von HUB und DRAMs jeweils getrennt verbunden. Dies wird als Point-to-Point-Verbindung bezeichnet. Die elektrischen Eigenschaften dieser beiden unterschiedlichen Buss-Systeme unterscheiden sich. Darueber hinaus existieren nicht nur FBDIMMs mit neun DRAMs, sondern auch mit 18 und 36. Diese sind jeweils alle mit dem CLK und CA-Bus verbunden. Die Aufteilung auf die DQ-Busse variiert. Fuer die korrekte Uebertragung hochfrequenter Signale ueber eine elektrische Leitung ist im Allgemeinen eine sorgfaeltige Anpassung der elektrischen Impedanz von Treiber, Leitung und Empfaenger notwendig.

Fuer die derzeit im Stadium der Standardisierung durch JEDEC (Joint Electron Device Engineering Council) befindlichen HUB-Chips ist eine einheitliche Treiberimpedanz fuer alle CA und DQ Ausgaenge am HUB vorgesehen, d.h. es existieren keine Unterschiede zwischen CA und DQ und es ist keine Anpassung an die Zahl der vorhandenen DRAMs...