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Vereinfachter und blockierungsfreier RAM-Zugriff von zwei unabhaengigen Quellen

IP.com Disclosure Number: IPCOM000126220D
Original Publication Date: 2005-Aug-10
Included in the Prior Art Database: 2005-Aug-10
Document File: 3 page(s) / 2M

Publishing Venue

Siemens

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Abstract

Bei Application Specific Integrated Circuits (ASICs) und Field Programmable Gate-Arrays (FPGAs) sollen drei unabhaengige Quellen auf beliebige Adressen eines RAM (Random Access Memory) zugreifen koennen. Zusaetzlich soll dieses RAM von dem CPU-Interface (Central Processing Unit) beschrieben und gelesen werden koennen. Insgesamt muessen ein Schreibzugriff und vier unabhaengige Lesezugriffe auf das RAM erfolgen. Durch Einsetzen eines Dual-Port RAM wird der Schreib-/Lese-CPU-Zugriff auf dem einen Port des RAM ausgefuehrt. Den anderen Port teilen sich die drei lesenden Interfaces. Unter den Bedingungen, dass jeder Lesezugriff drei Takte benoetigen darf, bis das Ergebnis vorhanden ist, und maximal jeden dritten Takt ein neues Datum von einem Interface gelesen werden kann, werden folgende drei Faelle betrachtet, die eine Problemloesung darstellen (siehe auch Abb. 1-3): 1. Fordert nur eines der drei Interfaces einen Lesezugriff an, dann wird dieser sofort ausgefuehrt und das Ergebnis in einem Register gehalten, bis der naechste Lesezugriff erfolgt. Somit ist das Ergebnis schon nach dem einen Takt vorhanden, wird allerdings erst nach drei Takten an das anfordernde Interface ausgegeben.

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S

Vereinfachter und blockierungsfreier RAM-Zugriff von zwei unabhaengigen Quellen

Idee: Robert Inderst, DE-Muenchen

Bei Application Specific Integrated Circuits (ASICs) und Field Programmable Gate-Arrays (FPGAs) sollen drei unabhaengige Quellen auf beliebige Adressen eines RAM (Random Access Memory) zugreifen koennen. Zusaetzlich soll dieses RAM von dem CPU-Interface (Central Processing Unit) beschrieben und gelesen werden koennen. Insgesamt muessen ein Schreibzugriff und vier unabhaengige Lesezugriffe auf das RAM erfolgen. Durch Einsetzen eines Dual-Port RAM wird der Schreib-/Lese-CPU-Zugriff auf dem einen Port des RAM ausgefuehrt. Den anderen Port teilen sich die drei lesenden Interfaces.

Unter den Bedingungen, dass jeder Lesezugriff drei Takte benoetigen darf, bis das Ergebnis vorhanden ist, und maximal jeden dritten Takt ein neues Datum von einem Interface gelesen werden kann, werden folgende drei Faelle betrachtet, die eine Problemloesung darstellen (siehe auch Abb. 1- 3):

1. Fordert nur eines der drei Interfaces einen Lesezugriff an, dann wird dieser sofort ausgefuehrt und das Ergebnis in einem Register gehalten, bis der naechste Lesezugriff erfolgt. Somit ist das Ergebnis schon nach dem einen Takt vorhanden, wird allerdings erst nach drei Takten an das anfordernde Interface ausgegeben.

2. Fordern zwei Interfaces gleichzeitig einen Lesezugriff an, dann wird der eine Lesezugriff so behandelt wie unter (1) beschrieben. Der andere Lesezugriff wird um einen Takt verzoegert ausgefuehrt und das Ergebnis wieder in einem Register gehalten. Das Ergebnis beider Lesezugriffe wird drei Takte nach dessen Anforderung ausgegeben.

3. Fordern alle drei Interfaces gleichzeitig einen Lesezugriff an, dann werden zwei Lesezugriffe so behandelt wie unter (2) beschrieben. Der dritte Lesezugriff wird nochmals um einen Takt verzoegert. Das Ergebnis des dritten Lesezug...