Browse Prior Art Database

Frequenzteiler in DRAM-Bausteinen

IP.com Disclosure Number: IPCOM000126225D
Published in the IP.com Journal: Volume 5 Issue 7B (2005-08-10)
Included in the Prior Art Database: 2005-Aug-10
Document File: 1 page(s) / 38K

Publishing Venue

Siemens

Related People

Juergen Carstens: CONTACT

Abstract

Arbeitsspeicher fuer Computersysteme kann bislang auch aus DDR2 (Double Data Rate 2) DRAM (Dynamic Random Access Memory) Speicherbausteinen bestehen. Diese koennen Betriebsfrequenzen von ueber 500 MHz erreichen. Dabei entsprechen 500 MHz Clockfrequenz 1 GB Datenrate. Beim Testen oder Analysieren sind jedoch hohe Frequenzen in bestimmten Faellen eher hinderlich. Oftmals besteht die Moeglichkeit, die Frequenz auf die optimale Test- oder Analysefrequenz einzustellen. In Faellen, in denen dies nicht durchgefuehrt werden kann (z.B. wenn die Umgebung eine Frequenzreduzierung nicht zulaesst), entsteht ein grosses Problem. Dies ist beispielsweise beim Testen von Registered Modules der Fall. Dieser Modultyp besitzt eine PLL (Phase Lock Loop), welche sich nicht ausschalten laesst und ein minimales Frequenzlimit besitzt. Typischerweise ist die minimale Frequenz der PLL die Haelfte der maximalen Betriebsfrequenz (also fuer ein DDR800 etwa 200 MHz). In einem solchen Fall muessen alle Tests bei hoher Frequenz durchgefuehrt werden. Dies betrifft dann auch sehr einfache herstellerspezifische Tests wie beispielsweise das Auslesen der Chip-ID.

This text was extracted from a PDF file.
At least one non-text object (such as an image or picture) has been suppressed.
This is the abbreviated version, containing approximately 70% of the total text.

Page 1 of 1

S

Frequenzteiler in DRAM-Bausteinen

Idee: Ralf Schneider, DE-Muenchen; Dr. Markus Krach, DE-Muenchen; Dr. Joerg Vollrath, DE-

Muenchen; Manfred Proell, DE-Muenchen

Arbeitsspeicher fuer Computersysteme kann bislang auch aus DDR2 (Double Data Rate 2) DRAM (Dynamic Random Access Memory) Speicherbausteinen bestehen. Diese koennen Betriebsfrequenzen von ueber 500 MHz erreichen. Dabei entsprechen 500 MHz Clockfrequenz 1 GB Datenrate. Beim Testen oder Analysieren sind jedoch hohe Frequenzen in bestimmten Faellen eher hinderlich. Oftmals besteht die Moeglichkeit, die Frequenz auf die optimale Test- oder Analysefrequenz einzustellen. In Faellen, in denen dies nicht durchgefuehrt werden kann (z.B. wenn die Umgebung eine Frequenzreduzierung nicht zulaesst), entsteht ein grosses Problem. Dies ist beispielsweise beim Testen von Registered Modules der Fall. Dieser Modultyp besitzt eine PLL (Phase Lock Loop), welche sich nicht ausschalten laesst und ein minimales Frequenzlimit besitzt. Typischerweise ist die minimale Frequenz der PLL die Haelfte der maximalen Betriebsfrequenz (also fuer ein DDR800 etwa 200 MHz). In einem solchen Fall muessen alle Tests bei hoher Frequenz durchgefuehrt werden. Dies betrifft dann auch sehr einfache herstellerspezifische Tests wie beispielsweise das Auslesen der Chip-ID.

Durch die Implementierung eines speziellen Frequenzteilertestmodes kann diese Problematik umgangen werden. Nach dem Einschalten des Frequenzteilertestmodes wird chipintern nur noc...