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Verfahren zur dynamischen Verwaltung und Verteilung applikationsspezifischer Hardware Module

IP.com Disclosure Number: IPCOM000126687D
Original Publication Date: 2005-Aug-25
Included in the Prior Art Database: 2005-Aug-25
Document File: 4 page(s) / 1M

Publishing Venue

Siemens

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Abstract

Programmierbare (ladbare) Logikbausteine (PLD, Programmable Logic Device) werden in Systemen (z.B. Embedded System / PC) eingesetzt. Das Merkmal der partiellen Rekonfigurierbarkeit wird von vielen dieser Bausteine, auf Basis SRAM / FEPROM Technologie (SRAM, Static Random Access Memory / FEPROM, Flash Erasable Programmable Read-Only Memory) unterstuetzt. Dennoch sind die funktionellen Moeglichkeiten der programmierbaren Logikbausteine eingeschraenkt. Der Designflow (Toolkette, die ausgehend von der Beschreibung der Funktion in einer Hardware-Beschreibungssprache die hersteller- und zielarchitekturabhaengigen Konfigurationsdaten fuer den jeweiligen programmierbaren Baustein erzeugt) wird auf einem Entwicklungssystem und nur zum Entwicklungszeitpunkt durchlaufen. Die Konfigurationsdaten werden spaeter auf das Zielsystem geladen. Die Moeglichkeit einer dynamischen Erzeugung der Konfigurationsdaten, abhaengig vom Bedarf einer auf einem Zielsystem ablaufenden Applikation, die durch Auslagerung von Aufgaben auf eine programmierbare HW (Hardware) beschleunigt werden kann, sowie die gleichzeitige Unterstuetzung mehrerer Applikationen durch ladbare HW-Bloecke, besteht bisher nicht. In Systemen welche mit programmierbarer HW ausgestattet sind, koennen bisher bereits HW-Module nachgeladen werden. Auch das partielle Um- / Nachkonfigurieren von FPGA (Field Programmable Gate Array) ist Stand der Technik. Bisher erfolgte aber die Erzeugung der Konfigurationsdaten fuer programmierbare Bauelemente aus einer funktionalen Beschreibung zum Entwicklungszeitpunkt und auf einem dezidierten Entwicklungssystem. Auch die gleichzeitige und dynamische HW-Unterstuetzung von mehreren Applikationen auf einem programmierbaren Baustein ist nicht Stand der Technik.

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S

Verfahren zur dynamischen Verwaltung und Verteilung applikationsspezifischer Hardware Module

Idee: Armin Erich, DE-Muenchen

Programmierbare (ladbare) Logikbausteine (PLD, Programmable Logic Device) werden in Systemen (z.B. Embedded System / PC) eingesetzt. Das Merkmal der partiellen Rekonfigurierbarkeit wird von vielen dieser Bausteine, auf Basis SRAM / FEPROM Technologie (SRAM, Static Random Access Memory / FEPROM, Flash Erasable Programmable Read-Only Memory) unterstuetzt. Dennoch sind die funktionellen Moeglichkeiten der programmierbaren Logikbausteine eingeschraenkt. Der Designflow (Toolkette, die ausgehend von der Beschreibung der Funktion in einer Hardware- Beschreibungssprache die hersteller- und zielarchitekturabhaengigen Konfigurationsdaten fuer den jeweiligen programmierbaren Baustein erzeugt) wird auf einem Entwicklungssystem und nur zum Entwicklungszeitpunkt durchlaufen. Die Konfigurationsdaten werden spaeter auf das Zielsystem geladen. Die Moeglichkeit einer dynamischen Erzeugung der Konfigurationsdaten, abhaengig vom Bedarf einer auf einem Zielsystem ablaufenden Applikation, die durch Auslagerung von Aufgaben auf eine programmierbare HW (Hardware) beschleunigt werden kann, sowie die gleichzeitige Unterstuetzung mehrerer Applikationen durch ladbare HW-Bloecke, besteht bisher nicht.

In Systemen welche mit programmierbarer HW ausgestattet sind, koennen bisher bereits HW-Module nachgeladen werden. Auch das partielle Um- / Nachkonfigurieren von FPGA (Field Programmable Gate Array) ist Stand der Technik. Bisher erfolgte aber die Erzeugung der Konfigurationsdaten fuer programmierbare Bauelemente aus einer funktionalen Beschreibung zum Entwicklungszeitpunkt und auf einem dezidierten Entwicklungssystem. Auch die gleichzeitige und dynamische HW- Unterstuetzung von mehreren Applikationen auf einem programmierbaren Baustein ist nicht Stand der Technik.

Um aus einer funktionalen Beschreibung eines HW-Moduls (meist in den Hardwaresprachen Verilog oder Very High Speed Integrated Circuit Hardware Description Language VHDL) die fuer den jeweiligen Baustein benoetigten Konfigurationsdaten zu erzeugen, sind auf dem Entwicklungssystem folgende Schritte bzw. Tools in sequentieller Reihenfolge durchzufuehren:

Synthese:

- Optimierung der Logik durch Faktorisierung, Eliminierung und Substitution

- Minimierung der Produktterm-Anzahl, sowie der enthaltenen Verknuepfungen

- Teilweise Abbildung der optimierten Schaltung auf die Zielarchitektur (siehe unten)

Abbildung auf die Zielarchitektur (Mapping):

- Die bereits optimierte Logik wird auf die Strukturen der Zielarchitektur (Hersteller- /

Bausteintyp, Anzahl und Beschaffenheit der Logiknetze, Groesse der Look-up-Table (3x3, 4x4) usw.) abgebildet.

- Das Resultat ist eine Netzliste (ASCII Format File z.B. das Electronic Design Interchange

Format EDIF) mit Darstellung der Schaltung mittels den in der Zielarchitektur verfuegbaren Komponenten sowie der zugehoerigen Verdrahtungsinformation.

Platzi...