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¾ Sense Level Konzept

IP.com Disclosure Number: IPCOM000127668D
Original Publication Date: 2005-Oct-10
Included in the Prior Art Database: 2005-Oct-10
Document File: 3 page(s) / 62K

Publishing Venue

Siemens

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Abstract

Mit zunehmender Integrationsdichte ist bei Halbleiter-Speicherprodukten eine kontinuierliche Abnahme der internen Betriebsspannungen zu beobachten. Im Wesentlichen ist diese Entwicklung getrieben durch die physikalischen Begrenzungen bezueglich Leistungsdichte und elektrischer Feldstaerken sowie durch die Anforderungen an einen minimierten Stromverbrauch. Jedoch koennen die Einsatzspannungen besonders der Leseverstaerkertransistoren nicht in gleicher Weise reduziert werden. Besonders bei den Leseverstaerkertransistoren koennen jedoch die Einsatzspannungen nicht in gleicher Weise reduziert werden, denn fuer kleiner werdende Mid-Level-Spannungen wird dieses Konzept zunehmend kritisch, da die Mid-Level-Spannung bei der die Bewertung startet, sich zunehmend aus dem Arbeitspunkt der Leseverstaerkertransistoren herausbewegt. Dies hat zur Folge, dass im Vergleich zu einem im Arbeitspunkt betriebenen Leseverstaerker eine Bewertung der Bitleitungssignale dadurch verlangsamt und ein groesseres Differenzsignal VBL benoetigt wird. Bisher wird dieses Problem dadurch geloest, dass das zur korrekten Bewertung der Leseverstaerker zur Verfuegung stehende Signal VBL sich durch kuerzere Bitleitungen kompensieren laesst. D.h. eine geringere Kapazitaet der Bitleitungen wird durch eine Flaeche fuer zusaetzliche Leseverstaerkerstreifen „erkauft“ (siehe Abbildung 1).

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S

3/4 Sense Level Konzept

Idee: Dr. Georg Eggers, DE-Muenchen; Dr. Joerg Kliewer, DE-Muenchen; Manfred Proell, DE-

Muenchen; Dr. Stephan Schroeder, DE-Muenchen

Mit zunehmender Integrationsdichte ist bei Halbleiter-Speicherprodukten eine kontinuierliche Abnahme der internen Betriebsspannungen zu beobachten. Im Wesentlichen ist diese Entwicklung getrieben durch die physikalischen Begrenzungen bezueglich Leistungsdichte und elektrischer Feldstaerken sowie durch die Anforderungen an einen minimierten Stromverbrauch. Jedoch koennen die Einsatzspannungen besonders der Leseverstaerkertransistoren nicht in gleicher Weise reduziert werden.

Besonders bei den Leseverstaerkertransistoren koennen jedoch die Einsatzspannungen nicht in gleicher Weise reduziert werden, denn fuer kleiner werdende Mid-Level-Spannungen wird dieses Konzept zunehmend kritisch, da die Mid-Level-Spannung bei der die Bewertung startet, sich zunehmend aus dem Arbeitspunkt der Leseverstaerkertransistoren herausbewegt. Dies hat zur Folge, dass im Vergleich zu einem im Arbeitspunkt betriebenen Leseverstaerker eine Bewertung der Bitleitungssignale dadurch verlangsamt und ein groesseres Differenzsignal ∆VBL benoetigt wird.

Bisher wird dieses Problem dadurch geloest, dass das zur korrekten Bewertung der Leseverstaerker zur Verfuegung stehende Signal ∆VBL sich durch kuerzere Bitleitungen kompensieren laesst. D.h. eine geringere Kapazitaet der Bitleitungen wird durch eine Flaeche fuer zusaetzliche Leseverstaerkerstreifen "erkauft" (siehe Abbildung 1).

Zur Loesung des Problems, den Leseverstaerker aufgrund reduzierter Versorgungsspannungen ausserhalb des optimalen Arbeitspunktes betreiben zu muessen, wird ein Konzept vorgeschlagen, welches gegenueber dem Mid-Level einen deutlich erhoehten Arbeitspunkt fuer den Sense Amplifier (SA) und somit kuerzere Bewertungszeiten erlaubt.

Bei diesem Konzept werden beim Deaktivieren/Prechargen nicht nur jeweils zwei Bitleitungen (BLt und BLc) kurzgeschlossen, sondern es sieht stattdessen die Verwendung von vier Bitleitungen vor. Dabei werden die beiden zusaetzlichen Bitleitungen waehrend des Zugriffs auf BLt auf einen High Level vorgeladen. Da BLt und BLc zueinander inverse Daten haben, sind waehrend des Zugriffs also drei der vier Bitleitungen auf einem High Level und die vierte auf einem Low Level. Beim Prechargen werden alle vier Bitleitungen kurzgeschlossen, so dass sich fast sofort ein Precharge bzw. Sense Level von ungefaehr 75% ergibt.

Anhand eines Ausfuehrungsbeispiels wird die vorgestellte Idee erlaeutert. Fuer die Realisierung kurzer Bitleitungen ist das Speicherfeld in mehrere Bloecke unterteilt. Zwischen diesen Bloecken befinden sich Streifen aus Sense Amplifiern, die ueblicherweise als so genannte Shared Sense Amplifier ausge...