Browse Prior Art Database

Datapath (RWDL) Stress Testmode

IP.com Disclosure Number: IPCOM000128998D
Original Publication Date: 2005-Oct-25
Included in the Prior Art Database: 2005-Oct-25
Document File: 4 page(s) / 66K

Publishing Venue

Siemens

Related People

Juergen Carstens: CONTACT

Abstract

Das Speicherfeld von DRAMs (Dynamic Random Access Memory) besteht aus Zeilen (Wortleitungen) und Spalten (Bitleitungen). Beim Speicherzugriff wird zunaechst eine Wortleitung aktiviert. Dadurch werden die in einer Zeile angeordneten Speicherzellen jeweils mit einer Bitleitung leitend verschaltet. Dabei wird die Ladung der Zelle aufgeteilt auf Zell- und Bitleitungskapazitaet. Entsprechend des Verhaeltnisses der beiden Kapazitaeten (Transfer-Ratio) fuehrt dies zu einer Auslenkung der Bitleitungsspannung. Am Ende der Bitleitung befindet sich ein Leseverstaerker (primary Sense Amplifier - SA), der diese Spannung mit der konstanten Spannung auf der Referenzbitleitung vergleicht und anschliessend verstaerkt. Das Speicherfeld von DRAMs unterteilt sich in typischerweise 4 Baenke, die unabhaengig voneinander parallel betrieben werden koennen. So kann beispielsweise in jeder Bank jeweils eine unterschiedliche Wortleitungsadresse aktiviert sein. DRAMs besitzen eine Datenbusbreite von 4, 8 oder 16 sogenannten DQs, die gleichzeitig mit einer Zeilen und Spaltenadresse in einer der Baenke gespeichert werden kann. Die Daten werden ueber die DQ-Pads eingelesen, ueber die SRWD-Leitungen gefuehrt und im Bank-Multiplexer auf die entsprechenden Read-Write-Data-Lines (RWDLs) geleitet (siehe Abb. 1). Von dort aus werden die Daten ueber die durch die Spaltenadresse ausgewaehlten Secondary-Sense-Amplifiers (SSA) an die ausgewaehlten Zellen in der ueber die Zeilenadresse mit ausgewaehlten Bank geschrieben. Beim Lesen fliessen die Daten ueber den gleichen Pfad aus den ausgewaehlten Zellen an die DQ-Pads.

This text was extracted from a PDF file.
At least one non-text object (such as an image or picture) has been suppressed.
This is the abbreviated version, containing approximately 43% of the total text.

Page 1 of 4

S

Datapath (RWDL) Stress Testmode

Idee: Manfred Proell, DE-Muenchen; Dr. Stephan Schroeder, DE-Muenchen; Johann Pfeiffer, DE-

Muenchen

Das Speicherfeld von DRAMs (Dynamic Random Access Memory) besteht aus Zeilen (Wortleitungen) und Spalten (Bitleitungen). Beim Speicherzugriff wird zunaechst eine Wortleitung aktiviert. Dadurch werden die in einer Zeile angeordneten Speicherzellen jeweils mit einer Bitleitung leitend verschaltet. Dabei wird die Ladung der Zelle aufgeteilt auf Zell- und Bitleitungskapazitaet. Entsprechend des Verhaeltnisses der beiden Kapazitaeten (Transfer-Ratio) fuehrt dies zu einer Auslenkung der Bitleitungsspannung. Am Ende der Bitleitung befindet sich ein Leseverstaerker (primary Sense Amplifier - SA), der diese Spannung mit der konstanten Spannung auf der Referenzbitleitung vergleicht und anschliessend verstaerkt.

Das Speicherfeld von DRAMs unterteilt sich in typischerweise 4 Baenke, die unabhaengig voneinander parallel betrieben werden koennen. So kann beispielsweise in jeder Bank jeweils eine unterschiedliche Wortleitungsadresse aktiviert sein. DRAMs besitzen eine Datenbusbreite von 4, 8 oder 16 sogenannten DQs, die gleichzeitig mit einer Zeilen und Spaltenadresse in einer der Baenke gespeichert werden kann. Die Daten werden ueber die DQ-Pads eingelesen, ueber die SRWD- Leitungen gefuehrt und im Bank-Multiplexer auf die entsprechenden Read-Write-Data-Lines (RWDLs) geleitet (siehe Abb. 1). Von dort aus werden die Daten ueber die durch die Spaltenadresse ausgewaehlten Secondary-Sense-Amplifiers (SSA) an die ausgewaehlten Zellen in der ueber die Zeilenadresse mit ausgewaehlten Bank geschrieben. Beim Lesen fliessen die Daten ueber den gleichen Pfad aus den ausgewaehlten Zellen an die DQ-Pads.

Waehrend sich die Datenbusbreite eines DRAMs mit den unterschiedlichen DRAM-Generationen nicht veraendert hat (4, 8, 16), wuchs die Anzahl der internen Datenleitungen (RWDL) mit dem Prefetch (Anzahl der gleichzeitig aus dem Speicherfeld gelesenen externen Datenbusbreite) der Chiparchitektur. Wurden beim Single Data Rate (SDR) noch 16 RWDLs benoetigt, sind es bei einem Double Data Rate (DDR1) bereits 32 oder (DDR2) 64 interne RWDLs.

Zur Optimierung der Testerkosten wird die Datenbusbreite zwischen DRAM und Testsystem reduziert. Dadurch koennen mehr DRAMs parallel mit einem Testsystem getestet und so der Durchsatz erhoeht werden. Dabei werden die Daten intern erzeugt und ueber die RWDLs in die entsprechenden Speicherzellen geschrieben. Beim Zuruecklesen werden die Datenbusbits der ausgewaehlten Spalten- und Zeilenadresse miteinander verglichen und eine Pass/Fail Information an lediglich einem DQ ausgegeben und vom Testsystem bewertet. Die Lesedatenkompression findet im Schaltungsblock Data Compression statt (siehe Abb. 1).

DRAMs sind typischerweise in einer Architektur ausgefuehrt, die eine Festlegung der Datenbusbreite (4, 8, 16) erst mit dem Bonden zulaesst. Dabei wird nur bei einer Datenbusbreite von 16 alle internen RWDLs...