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Vertikaler Randabschluss mit drainseitiger Feldplatte

IP.com Disclosure Number: IPCOM000130726D
Published in the IP.com Journal: Volume 5 Issue 11B (2005-12-10)
Included in the Prior Art Database: 2005-Dec-10
Document File: 7 page(s) / 712K

Publishing Venue

Siemens

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Abstract

Zur Sicherstellung einer ausreichend hohen Sperrfaehigkeit bei Hochvolt-Halbleiterbauelementen, die beispielsweise aus Si (Silizium) oder SiC (Siliziumcarbid) bestehen, ist es erforderlich, geeignete Massnahmen fuer den Randabschluss am Chipende zu ergreifen. Bei modernen MOS (Metal Oxide Semiconductor) gesteuerten Leistungsschaltern wie SIPMOS (Siemens Power MOS-FET) Transistoren, IGBTs (Insulated Gate Bipolar Transistoren) oder DMOS (Diffusion Metal Oxide Semiconductor) Transistoren mit Kompensationsprinzip (z.B. COOLMOS, Produkt der Infineon AG) sowie den dazugehoerigen Hochvoltdioden muss die elektrische Feldstaerke zwischen aktivem Gebiet und der Saegekante vollstaendig abgebaut werden, ohne dass es dabei zur Feldueberhoehung am Chiprand kommt. Je hoeher die Sperrfaehigkeit des Bauelementes wird, um so aufwaendiger werden im Allgemeinen die Konstruktionen fuer den Randabschluss und um so hoeher die Anforderungen an die Passivierungsschichten. Bei den IGBT-Produktreihen sowie bei den dazugehoerigen Freilaufdioden werden heute Sperrspannungen von 600V bis 6,5kV gefordert. Der Randabschluss wird hierbei in der Regel planar ausgefuehrt (siehe unten). Ueber die Randkonstruktion soll gewaehrleistet werden, dass die Aequipotentiallinien so aus dem Inneren des Bauelements an die Oberflaeche gefuehrt werden, dass deren Kruemmung und Dichte zu keinem verfruehten Einsetzen der Avalanche-Generation im Silizium bzw. zum dielektrischen Durchbruch in den Passivierungsschichten fuehrt und die Sperrfaehigkeit des Bauelements weit unter den Wert der Volumendurchbruchsspannung absinken laesst.

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S

Vertikaler Randabschluss mit drainseitiger Feldplatte

Idee: Dr. Gerhard Schmidt, AT-Villach; Dr. Helmut Strack, DE-Muenchen

Zur Sicherstellung einer ausreichend hohen Sperrfaehigkeit bei Hochvolt-Halbleiterbauelementen, die beispielsweise aus Si (Silizium) oder SiC (Siliziumcarbid) bestehen, ist es erforderlich, geeignete Massnahmen fuer den Randabschluss am Chipende zu ergreifen. Bei modernen MOS (Metal Oxide Semiconductor) gesteuerten Leistungsschaltern wie SIPMOS (Siemens Power MOS-FET) Transistoren, IGBTs (Insulated Gate Bipolar Transistoren) oder DMOS (Diffusion Metal Oxide Semiconductor) Transistoren mit Kompensationsprinzip (z.B. COOLMOS, Produkt der Infineon AG) sowie den dazugehoerigen Hochvoltdioden muss die elektrische Feldstaerke zwischen aktivem Gebiet und der Saegekante vollstaendig abgebaut werden, ohne dass es dabei zur Feldueberhoehung am Chiprand kommt.

Je hoeher die Sperrfaehigkeit des Bauelementes wird, um so aufwaendiger werden im Allgemeinen die Konstruktionen fuer den Randabschluss und um so hoeher die Anforderungen an die Passivierungsschichten.

Bei den IGBT-Produktreihen sowie bei den dazugehoerigen Freilaufdioden werden heute Sperrspannungen von 600V bis 6,5kV gefordert. Der Randabschluss wird hierbei in der Regel planar ausgefuehrt (siehe unten). Ueber die Randkonstruktion soll gewaehrleistet werden, dass die Aequipotentiallinien so aus dem Inneren des Bauelements an die Oberflaeche gefuehrt werden, dass deren Kruemmung und Dichte zu keinem verfruehten Einsetzen der Avalanche-Generation im Silizium bzw. zum dielektrischen Durchbruch in den Passivierungsschichten fuehrt und die Sperrfaehigkeit des Bauelements weit unter den Wert der Volumendurchbruchsspannung absinken laesst.

Weitere kritische Stellen sind Stufen und Kanten in der Topologie der Randkonstruktion. An diesen Stellen koennen sich im dynamischen Betrieb Spitzenfeldstaerken von mehreren MV/cm an der Oberflaeche ausbilden, die extrem hohe Anforderungen an die Robustheit der Schutzschichten fuer die Oberflaechenpassivierung stellen. Werden diese nur unzureichend erfuellt, besteht die Gefahr, dass das Bauelement nach einer gewissen Anzahl von Schaltzyklen ausfaellt.

Um eine ausreichende Sperrfaehigkeit zu gewaehrleisten, sind bislang eine Reihe von Techniken fuer den Randabschluss im Einsatz, alle mit dem Ziel das elektrische Feld an der Oberflaeche abzuschwaechen und den Toleranzbereich gegenueber Oberflaechenladungen zu erhoehen. Dadurch sollen die Potentialverhaeltnisse an der Halbleiteroberflaeche langzeitstabil gehalten werden.

Konzeptionell kann dabei zwischen den so genannten Mesa- und den Planaren Randabschluessen unterschieden werden. Waehrend beim ersten Konzept eine Konturierung des Halbleiterrandes in Form von Schraegschliffen oder Graeben durch die sperrenden pn-Uebergaenge vorgenommen wird, muss beim Planarrand der Abbau der Feldstaerke im Aussenraum durch geeignete Maskentechniken bewerkstelligt werden. Dazu wird entweder der late...