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Skalierbares Speicherdesign bzw. sich ueber Chipgrenzen hinwegsetzende Chiparchitektur

IP.com Disclosure Number: IPCOM000131058D
Original Publication Date: 2005-Dec-10
Included in the Prior Art Database: 2005-Dec-10
Document File: 3 page(s) / 48K

Publishing Venue

Siemens

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Abstract

Die technische Leistungsfaehigkeit von Speicherbausteinen ist staendigen Veraenderungen unterworfen. Bisher wurde versucht, mittels Marketinginstrumenten den Absatz und die Nachfrage dieser Produkte zu antizipieren. Wird beispielsweise ein hoher Absatz in einem Jahr fuer einen 256M-DDR1-400MHz-Chip und fuer das darauf folgende Jahr fuer einen 512M-DDR1-400MHz-Chip vorhergesagt, so sind, bei einer mehr als einjaehrigen Zeitspanne von Beginn der Entwicklung des Chips bis zu dessen Produktion, diese Entwicklungsprozesse dementsprechend fruehzeitig und zeitversetzt zu starten. Folge dessen ist, dass fuer die Entwicklung zweier Chipbausteine unterschiedlicher Leistungsfaehigkeit (siehe eingangs erwaehntes Beispiel des 256M- bzw. 512M-DDR1-400MHz-Chips) derzeit haeufig auch zwei Entwicklungsteams zu beschaeftigen sind. Dies bedeutet eine hohe Ressourcenbindung sowie die eventuell nur eingeschraenkte Moeglichkeit, Verbesserungen (beispielsweise aus dem Produktionsprozess oder aufgrund veraenderter Kundenanforderungen) rechtzeitig in den Entwicklungsprozess aufzunehmen. Derzeit werden Strukturen auf einen Wafer prozessiert und anschliessend mittels einer geeigneten Vorrichtung (z.B. einer Diamantsaege) anhand eines so genannten Kerfs (Ritzrahmen) in Chips gleicher Leistungsfaehigkeit geteilt. Diese Chips werden darauf folgend mittels einer geeigneten Technik (z.B. Bonding) auf einem Bauelement miteinander verbunden. Jeder dieser Chips hat einen so genannten Spine, welcher alle Schaltelemente enthaelt, die der Unterstuetzung bzw. Versorgung der Zellenfelder dienen (z.B. Generatoren, Spannungspumpen etc.) und nicht direkt zum physikalischen Speichern von Daten erforderlich sind – quasi als Peripherie. Aufgrund zu minimierender Signallaufzeiten ist dieser Spine in der Mitte des Chips angeordnet.

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Skalierbares Speicherdesign bzw. sich ueber Chipgrenzen hinwegsetzende Chiparchitektur

Idee: Ph.D. Michael Sommer, DE-Muenchen

Die technische Leistungsfaehigkeit von Speicherbausteinen ist staendigen Veraenderungen unterworfen. Bisher wurde versucht, mittels Marketinginstrumenten den Absatz und die Nachfrage dieser Produkte zu antizipieren. Wird beispielsweise ein hoher Absatz in einem Jahr fuer einen 256M- DDR1-400MHz-Chip und fuer das darauf folgende Jahr fuer einen 512M-DDR1-400MHz-Chip vorhergesagt, so sind, bei einer mehr als einjaehrigen Zeitspanne von Beginn der Entwicklung des Chips bis zu dessen Produktion, diese Entwicklungsprozesse dementsprechend fruehzeitig und zeitversetzt zu starten. Folge dessen ist, dass fuer die Entwicklung zweier Chipbausteine unterschiedlicher Leistungsfaehigkeit (siehe eingangs erwaehntes Beispiel des 256M- bzw. 512M- DDR1-400MHz-Chips) derzeit haeufig auch zwei Entwicklungsteams zu beschaeftigen sind. Dies bedeutet eine hohe Ressourcenbindung sowie die eventuell nur eingeschraenkte Moeglichkeit, Verbesserungen (beispielsweise aus dem Produktionsprozess oder aufgrund veraenderter Kundenanforderungen) rechtzeitig in den Entwicklungsprozess aufzunehmen.

Derzeit werden Strukturen auf einen Wafer prozessiert und anschliessend mittels einer geeigneten Vorrichtung (z.B. einer Diamantsaege) anhand eines so genannten Kerfs (Ritzrahmen) in Chips gleicher Leistungsfaehigkeit geteilt. Diese Chips werden darauf folgend mittels einer geeigneten Technik (z.B. Bonding) auf einem Bauelement miteinander verbunden. Jeder dieser Chips hat einen so genannten Spine, welcher alle Schaltelemente enthaelt, die der Unterstuetzung bzw. Versorgung der Zellenfelder dienen (z.B. Generatoren, Spannungspumpen etc.) und nicht direkt zum physikalischen Speichern von Daten erforderlich sind - quasi als Peripherie. Aufgrund zu minimierender Signallaufzeiten ist dieser Spine in der Mitte des Chips angeordnet.

Im Folgenden wird ein weiteres Verfahren vorgestellt, welches die eingangs erwaehnten Folgen des beschriebenen Verfahrens umgehen hilft, und zwar durch eine modulare Architektur des Chips. Hierzu wird eine Anordnung gewaehlt, bei der der Spine den Chip nur von einer der Seiten versorgt. Des Weiteren werden die Einheiten, bestehend aus Chip und dessen Spine, beispielsweise derart angeordnet, dass zwei Spines aneinandergrenzen und durch einen potentiellen Kerf (siehe Abbildung 1, Potential Kerf 2) getrennt sind. In diesem "neuen" Kerf sind, abweichend vom derzeitigen Stand der Technik, folgende Komponenten zu finden:

- Querverbindungen (z.B. Konfigurationssignale, Referenzspannungen und

Versorgungsspannungen) zwischen den beiden Chips,

- Schaltungsteile, die nur fuer das 'Pre-Fuse Testing' erforderlich sind (z.B. Build-In-Selftest etc. ),

- Testpads (z.B. VINT, VBLEQ etc.), die wiederum nur fuer das Testen auf Waferebene erforderlich sind sowie

- die herkoemmlichen Kerf-Strukturen.

Alle Querverbindungen muessen es zulassen,...