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Planarer Hochvolt MOS Randabschluss

IP.com Disclosure Number: IPCOM000147392D
Published in the IP.com Journal: Volume 7 Issue 3B (2007-04-10)
Included in the Prior Art Database: 2007-Apr-10
Document File: 4 page(s) / 1M

Publishing Venue

Siemens

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Abstract

Bei Hochvolt-Halbleiterbauelemente, wie beispielsweise Leistungstransistoren und Hochvolt-Dioden, ist eine hohe Spannungsfestigkeit gefordert. Hierbei kommen aufwendige Randkonstruktionen an den Chipraendern zum Einsatz, deren Hauptaufgabe es ist, die elektrische Feldstaerke im Bereich zwischen dem aktiven Gebiet und der Saegekante des Bauteils zu steuern. Um einen verfruehten Durchbruch im Sperrfall zu vermeiden, darf die elektrische Feldstaerke im Randbereich nicht die Maximalwerte uebersteigen, die im aktiven Bereich auftreten. Ziel ist es, die Aequipotentiallinien definiert aus dem Inneren des Bauteils im Chiprand an die Oberflaeche zu fuehren. Dies wird „Feldlinien- bzw. Aequipotentiallinien-Management“ genannt. Dabei ist zu beachten, dass die Kruemmung und Dichte der Aequipotentiallinien keine Feldueberhoehungen verursachen, die das Bauteil zu einem vorzeitigen Spannungsdurchbruch bringen (Avalanche-Durchbruch in Silizium bzw. dielektrischer Durchbruch in Oxid- und Passivierungsschichten). Ferner soll die Randkonstruktion den aeusseren Chipbereich gegen Ladungen und chemische Einfluesse abschirmen, die lokale Feldstaerkeerhoehungen und damit eine Erniedrigung der maximalen Sperrspannung bewirken koennen. Im Folgenden wird eine neuartige Loesung der Randproblematik vorgestellt. Der neuartige Randabschluss laesst sich mit geeigneten Ausfuehrungsformen auf eine Vielzahl von Halbleiterbauelementen wie beispielsweise konventionelle MOS-Leistungstransistoren (MOS: Metal Oxid Semicomductor), Kompensationsbauelemente (so genannte CoolMOS), IGBTs (IGBT: Insulated Gate Bipolar Transistor) oder Hochvolt-Dioden anwenden.

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Planarer Hochvolt MOS Randabschluss

Idee: Herbert Pairitsch, AT-Villach

Bei Hochvolt-Halbleiterbauelemente, wie beispielsweise Leistungstransistoren und Hochvolt-Dioden, ist eine hohe Spannungsfestigkeit gefordert. Hierbei kommen aufwendige Randkonstruktionen an den Chipraendern zum Einsatz, deren Hauptaufgabe es ist, die elektrische Feldstaerke im Bereich zwischen dem aktiven Gebiet und der Saegekante des Bauteils zu steuern. Um einen verfruehten Durchbruch im Sperrfall zu vermeiden, darf die elektrische Feldstaerke im Randbereich nicht die Maximalwerte uebersteigen, die im aktiven Bereich auftreten. Ziel ist es, die Aequipotentiallinien definiert aus dem Inneren des Bauteils im Chiprand an die Oberflaeche zu fuehren. Dies wird "Feldlinien- bzw. Aequipotentiallinien-Management" genannt. Dabei ist zu beachten, dass die Kruemmung und Dichte der Aequipotentiallinien keine Feldueberhoehungen verursachen, die das Bauteil zu einem vorzeitigen Spannungsdurchbruch bringen (Avalanche-Durchbruch in Silizium bzw. dielektrischer Durchbruch in Oxid- und Passivierungsschichten). Ferner soll die Randkonstruktion den aeusseren Chipbereich gegen Ladungen und chemische Einfluesse abschirmen, die lokale Feldstaerkeerhoehungen und damit eine Erniedrigung der maximalen Sperrspannung bewirken koennen. Im Folgenden wird eine neuartige Loesung der Randproblematik vorgestellt. Der neuartige Randabschluss laesst sich mit geeigneten Ausfuehrungsformen auf eine Vielzahl von Halbleiterbauelementen wie beispielsweise konventionelle MOS-Leistungstransistoren (MOS: Metal Oxid Semicomductor), Kompensationsbauelemente (so genannte CoolMOS), IGBTs (IGBT: Insulated Gate Bipolar Transistor) oder Hochvolt-Dioden anwenden.

Hochvoltchipraender, beispielsweise fuer HVMOS (HVMOS: High Voltage Metal Oxid Semicomductor) Technologien, verwenden als Elektroden Aluminiumringe (Gatering, Sourcering, Drainring). Die Dicke der Metallisierungsschicht (AlSiCu oder AlCu) betraegt aus diversen technologischen Gruenden ueblicherweise ca. 3.0 µm bis 5.0 µm. Die im Randbereich verwendeten Dielektrika haben ebenfalls eine Summendicke zwischen 3.0 µm und 5.0 µm. Es ergeben sich somit zwischen Zellenfeld und ausgewaehlten Randbereichen, bzw. zwischen metallisierten Bereichen und nicht metallisierten Bereichen, bzw. zwischen Chip und Ritzrahmen nicht unbetraechtliche Hoehenunterschiede. Die thermischen Ausdehnungskoeffizienten der beteiligten Materialien, insbesondere der Materialien auf dem Chip (Metall, Dielektrika, Silizium), sowie die Pressmasse des Gehaeuses sind mitunter stark verschieden. Dies kann bei Temperaturbelastung zu thermomechanischem Stress in diversen Schichten bzw. an exponierten Stellen fuehren. Das wurde bei Zuverlaessigkeitstests, wie etwa H3TRB (H3TRB: High Temperature Reverse Bias) oder TC (TC: Temperature Cycle) in der Vergangenheit mehrf...