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Jitteroptimierte Frequenzsynthese mittels Phase-locked Loop (PLL)

IP.com Disclosure Number: IPCOM000009993D
Original Publication Date: 2002-Nov-25
Included in the Prior Art Database: 2002-Nov-25
Document File: 3 page(s) / 275K

Publishing Venue

Siemens

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Abstract

Bei der Erzeugung von Schwingungen einer gewuenschten Frequenz wird eine hohe absolute Ge-nauigkeit (geringe mittlere Abweichung von der Sollfrequenz) und eine hohe zeitliche Stabilitaet (ge-ringer Jitter) gewuenscht. Bei der herkoemmlichen Frequenzsynthese mittels PLL wird ein Referenz-takt fR durch eine feste natuerliche Zahl N geteilt und in einem Phasendetektor mit der durch eine an-dere feste natuerliche Zahl M geteilten Ausgangsfrequenz fO verglichen. Die Abweichung der Aus-gangsfrequenz fO = M/N*fR von der gewuenschten Sollfrequenz fS ist abhaengig von N, da die Aus-gangsfrequenz nur in Vielfachen der Vergleichsfrequenz fC = fR/N einstellbar ist. Dies erfordert eine tiefe Vergleichsfrequenz, die eine kleine PLL Bandbreite erfordert. Eine kleine Vergleichsfrequenz bzw. PLL Bandbreite besitzt aber bedingt durch die inhaerente Instabilitaet des auf der Vergleichsfre-quenz schwingenden Oszillators eine schlechte Kurzzeitstabilitaet (d.h. hoeheres Phasenrauschen und Jitter) und laengere Einschwingzeiten. Diese kontraeren Anforderungen werden bisher durch folgende Ansaetze geloest: