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Parallelbuskopplung ohne Gueltigsignal

IP.com Disclosure Number: IPCOM000011823D
Original Publication Date: 2003-Apr-25
Included in the Prior Art Database: 2003-Apr-25

Publishing Venue

Siemens

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Abstract

Parallele Daten einer Verarbeitungseinheit VE1 sollen in eine synchron arbeitende VE2 uebernommen werden, ohne dort ungueltige Daten zu erhalten. Damit hat VE2 zu jeder Zeit gueltige Daten unabhaengig von Datenwechseln ohne ein Gueltigkeitssignal, welches die Gueltigkeit der Daten signalisiert (siehe Abbildung 1). Der Datenwechsel bedingt, dass aufeinanderfolgende Daten von VE1 mindestens eine Taktperiode (CLK2) lang sein muessen und dass der Datenwechsel an sich innerhalb einer Taktperiode auf allen Einzelleitungen des Parallelbuses abgeschlossen sein muss. Die Daten werden mit dem Takt CLK2 abgetastet, gespeichert in REG1 und REG2 (siehe Abbildung 2 und 3) und im Vergleicher verglichen. Sind zwei aufeinander folgende Datenabtastungen gleich (z.B. „A“ bei t2 und t3), dann wird dieser Datenwert an D2 weitergegeben. (Zeitpunkt t1 – t4). Sind zwei aufeinander folgende Datenabtastungen verschieden, dann bleibt der Datenwert an D2 derselbe („A“ bei t4). Gesteuert wird dies ueber den Multiplexer MUX. Damit wird erst nach zwei neuen, gleichen Datenabtastungen („B“ bei t4 und „B“ bei t5) der neue Datenwert gueltig (t5).