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Struktur und Herstellungsverfahren von Low-Cost SOI-CMOS-Transistoren mit vorteilhaften HF-Eigenschaften und einer hohen Anzahl von Verdrahtungsebenen

IP.com Disclosure Number: IPCOM000017026D
Original Publication Date: 1999-Jul-01
Included in the Prior Art Database: 2003-Jul-22

Publishing Venue

Siemens

Related People

Authors:
Dr. Stephan Pindl [+details]

Abstract

Es wird ein Verfahren zur Herstellung SOI-artiger Transistoren und Schaltungen auf einem konventionellen Si-Substrat vorgeschlagen. Dabei werden zuerst die Transistoren bzw. Schaltungen auf einem konventionellen Si-Substrat prozessiert. Anschließend wird der Wafer rückwärtig auf ein Trägersubstrat gebondet und dann zurückgeätzt. Durch diese Vorgehensweise kann das Trägersubstrat frei gewählt werden, ohne extrem hohe Anforderungen an Flatness oder ähnliche Eigenschaften zu stellen. Als weitere Vorteile ergeben sich gegenüber einem CMOS-Prozeß auf einem fertigen z. B. gebondeten SOI- Substrat eine nochmals verbesserte HF-Festigkeit, deutlich mehr mögliche Verdrahtungs- ebenen, geringere Fertigungskosten und weniger Probleme bei Defekt-Gettering-Prozessen, die auf der oberen Silizium-Schicht eines fertigen SOI-Substrats ein Problem darstellen. Durch die verbesserte HF-Festigkeit so hergestellter Bauelemente wird insbesondere der Einsatz von passiven Elementen, wie z.B. Spulen deutlich vereinfacht. Ausgehend von einem konventionellen Si-Substrat (0) wird durch elektrochemisches Porenätzen eine fein-poröse Schicht aus Silizium (1) auf der Oberfläche des Si-Substrates erzeugt (vgl. Fig. 1). Durch Verschließen der Poren an der Oberfläche der porösen Silizium- Schicht (1) in einem H 2 -Anneal wird eine sehr dünne, durchgehend einkristalline Silizium- Schicht (2) hergestellt. Auf dieser Keimschicht wird durch Epitaxie von Silizium eine einkristalline Silizium-Schicht (3) gebildet, die später als aktive Schicht der CMOS- Transistoren dient. Die weitere Prozessierung der CMOS-Transistoren erfolgt nach bekannten Verfahren (STI-Isolation, Wannen/Kanalimplantation, Gate-Engineering, Junction-Formation, Kontaktlöcher, Verdrahtung etc.). Hierbei ist darauf zu achten, daß die STI-Gräben mindestens bis zur porösen Silizium-Schicht (1) hinunterreichen. Eine abschließende Schicht für Pads wird nicht prozessiert. Vielmehr wird durch ein geeignetes Layout gewährleistet, daß mit Hilfe von Kontaktlöchern (4), (5), (6) eine Zuleitung zur porösen Silizium-Schicht (1) für die Pads gegeben ist (vgl. Fig. 1, rechter Bereich).