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ESD-Schutzstruktur für Leistungs ICs

IP.com Disclosure Number: IPCOM000017288D
Original Publication Date: 2000-Jul-01
Included in the Prior Art Database: 2003-Jul-25

Publishing Venue

Siemens

Related People

Authors:
Gerhard Groos [+details]

Abstract

In Halbleitertechnologien benötigt man Strukturen zum Schutz gegen elektrostatische Entladungen (Electrostatic Discharge: ESD). Diese Strukturen müssen Durchbruchspannungen unter denen der zu schützenden Bauelemente haben und im ESD-Fall den Strom der Entladung tragen können. Bei der Realisierung von ESD-Strukturen, welche oberflächennahe Implantationen für die Durchbrüche verwenden, ist die Stromlokalisierung nahe der Siliziumoberfläche ein Problem, weil sie im ESD-Fall eine stark lokalisierte Wärmequelle und somit eine lokal sehr hohe Temperatur mit sich bringt, die das Bauelement schädigt. Des weiteren ist der Innenwiderstand der Strukturen im ESD-Fall ein wichtiger Parameter, der möglichst klein sein muß, um einen optimalen Schutz zu gewährleisten. In der Leistungs-IC-Technologie SPT4 gibt es zwei ESD-Schutzstrukturen für Durchbruchspannungen von 7V, die beide ihre Nachteile haben. Die Struktur "e0g" (Bild1) hat eine geringe ESD-Robustheit, die "e0v"-Struktur (Bild2) hingegen benötigt mehr Platz auf dem Chip. Die erhöhte ESD-Festigkeit der "e0v"-Struktur wird durch eine Symmetrisierung des Devices erreicht, die den bereits erwähnten, stark erhöhten Platzbedarf der Struktur bewirkt.