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Teilersynchronisierung

IP.com Disclosure Number: IPCOM000017886D
Original Publication Date: 2001-Oct-01
Included in the Prior Art Database: 2003-Jul-23

Publishing Venue

Siemens

Related People

Authors:
Gerhard Quirmbach [+details]

Abstract

Neuere Prozessorbaugruppen benötigen mehrere Systemtakte. Beispielsweise benötigt der Speicher einen Takt von 133,33 MHz, der Prozessor 66,66 MHz und PCI 33,33 MHz. Die Forderung nach Phasengleichheit der positiven Flanken aller Takte (Skew<1ns) wird vorteilhafter- weise durch eine PECL-Logik (ECL Logik mit 3,3 V Versorgungsspannung, differentielle Signale) erfüllt. Da jedoch derzeit keine Takttreiberbausteine existie- ren, welche mit einem Eingangssignal von 133,33 MHz Ausgangssignale mit 133,33 MHz, 66,66 MHz und 33,33 MHz liefern, müssen zwei Takttreiberbau- steine verwendet werden.