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Verfahren und Schaltungsanordnung zur Kompensation unterschiedlicher Signallaufzeiten

IP.com Disclosure Number: IPCOM000018197D
Original Publication Date: 2002-Feb-01
Included in the Prior Art Database: 2003-Jul-23

Publishing Venue

Siemens

Related People

Authors:
Horst Müller [+details]

Abstract

Wenn Signale von einer oder verschiedenen Quellen (z.B. von verschiedenen Integrierten Schaltkreisen ICs oder Baugruppen) zu einem gemeinsamen Ziel geführt werden, um dort z.B. in einem weiteren IC zusammengefasst werden zu können, so tritt das Problem auf, dass unterschiedliche Laufzeiten in den ICs und auf den Verbindungsleitungen auftreten und ausgeglichen werden müssen. Dieses Problem tritt insbesondere dann auf, wenn die Signalbitrate an die Grenze der Verarbeitungssgeschwindigkeit der ICs kommt und die Laufzeiten auf den Verbindungslei- tungen in die Größenordnung der Taktperioden der zu verarbeitenden Signale kommt. Dies ist z.B. der Fall, wenn ein STM-256 Signal nach dem europäi- schen Standard der Synchronen Digital Hierarchie SDH bzw. ein OC-768 Signal nach dem nordameri- kanischen Standard Synchronous Optical Network SONET mit einer Bitrate von 40 Gbit/s verarbeitet werden soll. Um dieses 40 Gbit/s Signal geräteintern zweckmäßigerweise in CMOS-Technologie verar- beiten zu können, wird das 40 Gbit/s Signal in 16 parallele Teilsignale aufgespaltet. Diese 16 Teilsig- nale können nun zueinander unterschiedliche Lauf- zeiten aufweisen. So bewirkt z.B. eine unterschiedli- che Länge der einzelnen Verbindungsleitungen der Teilsignale um z.B. 10cm bereits einen Laufzeitun- terschied um ca. 700ps. Bei einer Taktfrequenz von 2,5 GHz, entsprechend der Bitrate der 16 Teilsignale eines 40 Gbit/s Signals, entspricht dies fast zwei Taktperioden, so dass eine Verarbeitung dieser 16 Teilsignale mittels eines gemeinsamen Taktes ohne vorherigen Laufzeitausgleich nicht möglich ist. Derzeit ist keine technische Lösung dieses Problems bekannt.