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45°-Platzierung von ASIC’s für optimierten Längenausgleich von hochbitratigen Signalen ( [g179] 622 Mbit/s)

IP.com Disclosure Number: IPCOM000018221D
Original Publication Date: 2002-Apr-01
Included in the Prior Art Database: 2003-Jul-23

Publishing Venue

Siemens

Related People

Authors:
Holger Krüger [+details]

Abstract

Bei einem Leiterplattenlayout aus dem Bereich Übertragungstechnik werden häufig hochbitratige Signale mit mehr als 622 Mbit/s zwischen ASIC’s verdrahtet. Dabei wird oft die Möglichkeit des Auf- baus mit einem Mainboard und Babyboard verwen- det. Bei den hochbitratigen Signalen müssen Forde- rungen für gleiche Längen in den Anschlußleitungen erfüllt werden. Um eine effektive Wärmeableitung zu erzielen sollte der Stecker senkrecht in Längsrich- tung angeordnet werden. Ein Problem für das Layout stellt der begrenzte Platz auf dem Babyboard dar. In Abb. 1 ist die konventio- nelle Anordnung der ASIC’s zu sehen (die hier be- trachteten Signalleitungen des Babyboards sind grau dargestellt). Ein Längenausgleich bei mehreren Sig- nalen (Größenordnung [g179] 16 Signale) ist hier sehr aufwendig, zeitintensiv beim Erstellen des Layouts und kann unter Umständen gar nicht realisiert wer- den.