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Herstellungsverfahren für ein Kompensationsbauelement / Verfahren zur definierten Ladungstrennung bei doppelt dotierter Ausgangsepischicht

IP.com Disclosure Number: IPCOM000018363D
Original Publication Date: 2002-Jun-01
Included in the Prior Art Database: 2003-Jul-23

Publishing Venue

Siemens

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Authors:
Dr. Hans Weber [+details]

Abstract

Die nachfolgenden Ausführungen beziehen sich auf einen vertikalen n-Kanal-Leistungstransistor gemäß dem Kompensationskonzept (CoolMOS TM ). Die unten dargestellte Idee ist in analoger Weise jedoch auch auf alle anderen Varianten von Kompensations- bauelementen anwendbar. Bei Kompensations-MOS-FETs werden im aktiven Volumen unter dem eigentlichen Device p- und n- Gebiete so nebeneinander angeordnet, dass sich diese im Sperrfall gegenseitig ,elektrisch kompensieren‘ können und dass im durchgeschalteten Zustand ein nicht unterbrochener niederohmiger Leitungspfad vom Source- zum Drain-Anschluss gegeben ist (Bsp.: Abb. 1 - CoolMOS TM -Transistorzelle). Jede der beiden Ladungsgebiete (im Folgenden mit ,Säule‘ bezeichnet) darf in Horizontalrichtung gese- hen nur einen Teil der Durchbruchsflächenladung* beinhalten (,horizontale Flächenladung < q c ‘).