Browse Prior Art Database

Schaltungsanordnung für Cache mit PreFetch-Mechanismus für eine CPU

IP.com Disclosure Number: IPCOM000018447D
Original Publication Date: 2002-Jun-01
Included in the Prior Art Database: 2003-Jul-23

Publishing Venue

Siemens

Related People

Authors:
Alfons Wahr [+details]

Abstract

Eine RISC-CPU (RISC = reduced instruction set CPU, CPU = central processing unit) zeichnet sich gegenüber einer CISC_CPU (compact instruction set CPU) dadurch aus, dass sie weniger und einfachere sehr schnell durchführbare Befehle hat und bei der Programmdurchführung dafür sehr oft etwas längere linear angeordnete Befehlssequenzen ausführt, also Programmstücke, bei denen jeweils eine größere Anzahl von Befehlen unmittelbar aufeinander folgen, bevor ein (ggf. bedingter) Sprung an eine nächste Befehlssequenz/den Anfang der gleichen (Programm -Loop) erfolgt. Zudem gibt es neben 1-Byte- Register-Operations-Befehle, auch viele 2- und 3- Byte-lange Befehle (Operation-Code, gefolgt von einer 1- oder 2-Byte-Konstanten oder einer 2-Byte- Adresse). Die CPU hat eine Datenbus-Schnittstelle mit einer gewissen Breite, hier 1 Byte = 8 Bit. Über diese Datenbus-Schnittstelle greift die CPU neben Periphe- rie-Schnittstellen/-Controllern vor allem auf den Daten- und Programm-Speicher zu. Letztere beiden können physikalisch/logisch getrennte aber auch ein einheitlicher größerer Speicher sein. Im Normalfall bestimmen neben den CPU-internen Limits vor allem die Zugriffshäufigkeit und die Speicherzugriffszeit auf diese Speicher (Read- und Write-Accesses) die Performance einer CPU.