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Allumfassendes Overlay-Test-Verfahren fuer Belichtungsanlagen in der Halbleitertechnik

IP.com Disclosure Number: IPCOM000020175D
Original Publication Date: 2003-Nov-25
Included in the Prior Art Database: 2003-Nov-25

Publishing Venue

Siemens

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Abstract

Integrierte Schaltungen in der Halbleiterfertigung entstehen durch den schichtweisen Aufbau der Schaltungen auf der Oberflaeche von Siliziumscheiben. Die Strukturierung dieser Schichten, z.B. zur Definition von Transistoren oder Leiterbahnen, erfolgt jeweils durch einen Fototechnikprozess. Strukturiert wird mittels einer in der Fototechnik belichteten Maske, die in einem anschliessenden Prozessschritt (z.B. einer Plasmaaetzung) auf den Wafer uebertragen wird. Fuer eine ordnungsgemaesse Funktion der so entstehenden Bauelemente muessen die einzelnen Strukturierungsebenen (Fototechniken) innerhalb bestimmter, vorgegebener Toleranzgrenzen (Overlay-Toleranzen) auf die zuvor strukturierte, darunterliegende Schicht justiert werden. Dazu werden geeignete Justagemarken in den Wafer geaetzt. Die exakte Position dieser Justagemarken auf dem Wafer wird von der Belichtungsanlage mittels eines optischen Mikroskops, welches in die Belichtungsanlage integriert ist, ermittelt. Das optische Mikroskop und das Wafer-Positionierungssystem besitzen zusammen einen positionsabhaengigen sog. TIS (Tool lnduced Shift)-Fehler, der gewissen zeitlichen Schwankungen unterliegt. Dieser TIS-Fehler ist die Ursache fuer die in der Halbleiter-Belichtungstechnik allgemein bekannten Overlay-Fehler, welche regelmaessig mittels geeigneter Overlay-Tests ueberprueft und gegebenenfalls korrigiert werden muessen. Stand der Technik ist, die beschriebenen Overlay-Fehler durch Belichtung mehrerer Test-Wafer zu ueberpruefen. Dabei wird je ein Wafer pro Overlay-Test belichtet. Um alle Overlay-Fehler zu testen, muessen also mehrere Wafer belichtet werden. Dies ergibt einen hohen Verbrauch an Test-Wafern und eine hohe Testzeit.