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Optimierte Waferlayout-Berechnung mit Chip-bezogener Wichtung

IP.com Disclosure Number: IPCOM000020543D
Original Publication Date: 2003-Dec-25
Included in the Prior Art Database: 2003-Dec-25

Publishing Venue

Siemens

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Abstract

Halbleiter-Chips werden auf runden Wafern hergestellt (siehe Abb. 1). Dabei werden die zu erzeugenden Chip-Strukturen mit Belichtungsanlagen (Stepper, Scanner, usw.) von einer Vorlage (Reticle) in eine Licht empfindliche Schicht auf dem Wafer uebertragen. Abhaengig von der Chip-Groesse kann ein Reticle einen bis mehrere hundert Chips enthalten (Reticle-Block bzw. Belichtungsblock), die jeweils gleichzeitig mit einer Belichtung auf den Wafer uebertragen werden. Um die Wafer-Flaeche zu fuellen, werden viele Belichtungsbloecke neben- und untereinander plaziert. Die Anordnung der Belichtungsbloecke auf dem Wafer werden Waferlayout genannt. Eine spezielle Software errechnet die maximal moegliche Anzahl an Chips, die auf dem jeweiligen Wafer plaziert werden koennen. Dabei werden die Besonderheiten der Halbleiterherstellung mit beruecksichtigt (Spezifika der Belichtungsanlage, Orthogonalitaet der Anordnung der Belichtungsbloecke, usw.). In diese Berechnung gehen neben den geometrischen Daten der Wafer-Dimensionen wie Durchmesser, Randausschluss, Schriftfeldgroesse, Groesse des Flat bzw. Notch usw. auch die Chip- und Belichtungsblockabmessungen ein. Die Rechnerprogramme maximieren dann die Anzahl der plazierbaren Chips innerhalb der produktiv nutzbaren Zone auf dem Wafer, wobei alle Chips im Belichtungsblock mit gleicher Wichtung behandelt werden.