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Ligne à retard unidirectionnel pour signaux numériques bidirectionnels

IP.com Disclosure Number: IPCOM000023197D
Original Publication Date: 2004-Apr-25
Included in the Prior Art Database: 2004-Apr-25

Publishing Venue

Siemens

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Abstract

Dans l'utilisation de bus bidirectionnels tels que le bus IIC, il peut arriver que deux composants présentent des incompatibilités de cadencement par rapport à une même horloge. Ce peut être le cas par exemple lorsque un microprocesseur (µP) et un circuit d'application tel qu'un tuner doivent échanger des données (commandes, signalisation d'état, etc.) sur un même fil, et que les spécifications du circuit d'application exigent qu'un état logique soit maintenu sur son port d'entrée pendant une durée déterminée afin de la lire sans ambiguïté, et que le cadencement du microprocesseur est tel que la durée de maintien qu'il impose est inférieure à cette durée prédéterminée. Pour résoudre ce problème, on propose d'insérer sur le bus un circuit dont la fonction est d'augmenter ce temps de maintien. Cependant, le bus étant bidirectionnel, il convient de n'augmenter ce temps de maintien que dans le sens du circuit le plus rapide vers le circuit le plus lent, sans pénaliser la vitesse de communication dans l'autre sens