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Verbesserte SOA durch strukturiertes Gatepolysilizium und Gateoxid

IP.com Disclosure Number: IPCOM000028155D
Original Publication Date: 2004-May-25
Included in the Prior Art Database: 2004-May-25

Publishing Venue

Siemens

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Abstract

Bei der Entwicklung von DMOS(Double-Diffused Metal Oxide Semiconductor)-Leistungstransistoren, insbesondere von Trenchtransistoren, sind u.a. ein geringer spezifischer Einschaltwiderstand sowie gute SOA(Safe-Operating-Area)-Eigenschaften gefragt. Es ist bekannt, dass man zur Verringerung des spezifischen Einschaltwiderstands die Kanalweite vergroessern kann. Zur Verbesserung der SOA-Eigenschaften gibt es folgende Moeglichkeiten: Bei planaren MOSFETs gibt es ein Verfahren (US2002/0020873), bei dem ein Teil der Zellen mit hoeherer Threshold-Spannung zwischen Gate und Source VGSTh ausgebildet wird. Diese lokale VGSTh-Erhoehung geschieht dort entweder durch hoehere Bodydotierung bzw. laengeren Kanal, niedrigere Sourcedotierung oder dickeres Gateoxid. Im Linearbetrieb bei kleiner Gate-Source-Spannung VGS tragen dann im Gegensatz zu einem normalen Transistor nur die Zellen mit niedriger VGSTh den Strom. Die Zellen mit hoeherer VGSTh werden nicht angesteuert und stellen lediglich ihr Siliziumvolumen zur Waermedissipation. Diese Massnahme bewirkt eine Reduktion der Kanalweite W bei kleiner VGS, was letztlich eine Ausweitung von SOA nach sich zieht. Im Ron-Fall bei grosser VGS werden alle Zellen (fast) gleich angesteuert, so dass die volle Kanalweite zur Verfuegung steht.