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Digital programmierbares Delay-Element

IP.com Disclosure Number: IPCOM000029959D
Original Publication Date: 2004-Aug-25
Included in the Prior Art Database: 2004-Aug-25

Publishing Venue

Siemens

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Abstract

Zur Verzoegerung von Daten- oder Clock-Signalen werden fuer gewoehnlich anwendungs- und technologiespezifische Delay-Elemente verwendet, die in entsprechenden Bibliotheken vorhanden sein muessen. Der RTL- (Register Transfer Level-) Code von IP-Hardwarebloecken muss dabei an die jeweils verfuegbaren Verzoegerungselemente und die verwendeten Bibliotheken angepasst werden. Die in Abbildung 1 dargestellte Schaltung vermeidet dieses Problem, da sie nur Elemente aus Standardzellbibliotheken verwendet. Das zu verzoegernde Signal laeuft ueber die Eingaenge eines Multiplexers auf einen Verzoegerungsbaum, der aus einfachen Invertern aufgebaut ist. Fuer jeden Inverter, den das Signal durchlaeuft, wird das Signal um eine Inverter-Laufzeit verzoegert. Ueber einen Kontrollbus, dessen Breite hier mit x Bit angegeben ist, kann derjenige Eingang des Multiplexers auf seinen Ausgang durchgeschaltet werden, der das richtige Verzoegerungsverhalten erzeugt. Nach dem Multiplexer sorgt ein XOR (eXclusive OR) fuer die richtige Polaritaet des Signals. Wird ein gerader Multiplexer-Eingang (oder 0) ausgewaehlt, so geht das Signal unveraendert durch das XOR. Wird ein ungerader Eingang gewaehlt, dann wird das Signal invertiert. Am Ausgang des XOR steht dann das verzoegerte Signal zur Verfuegung.