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Logik-Eingang mit adaptiver Schaltschwelle

IP.com Disclosure Number: IPCOM000032842D
Original Publication Date: 2004-Dec-25
Included in the Prior Art Database: 2004-Dec-25

Publishing Venue

Siemens

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Abstract

Bei einer CMOS (Complementary Metal Oxide Semiconductor) Logik-Schaltung soll die Schaltschwelle des Logik-Eingangs in ihrem absoluten Wert konstant bleiben, auch wenn die Versorgungsspannung der Logik verschiedene Werte annehmen kann. Eine solche Situation tritt z.B. beim Zusammenschalten von ICs mit unterschiedlichem Niveau der Versorgungsspannung auf (in diesem Text beispielhaft die beiden Werte 5V und 3V). Bislang wurden die Eingangspuffer immer an die hoehere Spannung (5V) gelegt, wenn diese als generelle Versorgungsspannung des betrachteten ICs zur Verfuegung steht, und die Ausgangspuffer der Logik-Schaltung an die zweite zur Verfuegung stehende Versorgungsspannung (5V oder 3V). Dabei werden zwei Versorgungspins verwendet und wie folgt angeschlossen: Pin VDD immer an die (ggf. hoehere) 5V Versorgungsspannung fuer den Logik-Eingang und Pin VDO an die 5V oder 3V Versorgung fuer die Logik-Ausgangsstufe. Wenn allerdings die Logik-Eingangsschaltung mit 5V versorgt wird, das Eingangssignal aber nur maximal 3V erreicht, so fliesst immer ein Querstrom durch den ueblicherweise verwendeten Inverter des Logik-Eingangs. Veranschaulicht wird der Stand der Technik in den Abbildungen 1 bis 3. Abb. 1 zeigt eine CMOS-Logik mit einer gemeinsamen Versorgungsspannung fuer die Ein- und Ausgangsstufen der Logik. In diesem Fall ist die Schaltschwelle des Logik-Eingangs von der Versorgungsspannung VDD abhaengig und wird durch das Groessenverhaeltnis von M1 (n-Kanal-Transistor) und M2 (p-Kanal-Transistor) bestimmt.