Month of October 2003 - Page Number 16

Showing 151 - 160 of 366 from October 2003
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  1. 151.
    Zum Aufbringen von Lotkugeln auf vereinzelte BGA- (Ball Grid Array - Kuegelchenmatrix, eine Anschlussbauform fuer integrierte Schaltkreise) Bauteile, wie z.B. Kundenretouren oder Einzelmuster, war bisher pro Bauteiltyp ein komplettes Tool (dt.: Werkzeug) notwendig. Dieser Prozess wird als BGA-Reballing bezeichnet....
    IPCOM000019683D | Original Publication Date: 2003-Oct-25
  2. 152.
    Der Leistungsfaktor gibt in der Elektrotechnik das Verhaeltnis von Wirk- und Scheinleistung an. Normen, wie z.B. IEC61000-3-2, machen eine sogenannte Leistungsfaktorkorrektur (PFC, Power Factor Correction) erforderlich. Aktive Schaltungen zur PFC (Abb. 1), wie z.B. Hochsetzsteller regeln dazu die Ausgangsspannung auf...
    IPCOM000019684D | Original Publication Date: 2003-Oct-25
  3. 153.
    Currently, to simulate and verify the consequences of fusing (parameter adjustment) of an ASIC (Application-Specific Integrated Circuit) prior to making the necessary physical cuts of the fuses to make the adjustment permanent, a SPI (Serial Peripheral Interface) is used. This means that a test pattern must be loaded...
    IPCOM000019685D | Original Publication Date: 2003-Oct-25
  4. 154.
    Bei Schaltnetzgeraeten, bei denen Energie in Kondensatoren zwischenspeichert wird, ist es ratsam, den Einschaltstrom zu begrenzen. Dazu werden moeglichst einfache und kostenguenstige Bauelemente gesucht, die nur beim 0V-Durchgang der Netzspannung einschalten. Liegt der Zeitpunkt des Einschaltens entsprechend bei einer...
    IPCOM000019686D | Original Publication Date: 2003-Oct-25
  5. 155.
    Zur Reduktion des Stromverbrauchs einer digitalen Schaltung wird Clock Gating angewendet. Als Clock Gating wird das Abschalten eines Taktnetzes waehrend inaktiver Phasen genannt. Fuer Double-Edged Triggered Flip-Flops (DETFF) wird Clock Gating mit Hilfe einer Clock Gating Zelle realisiert. Bisherige Clock Gating...
    IPCOM000019687D | Original Publication Date: 2003-Oct-25
  6. 156.
    Plasmainduzierte Schaeden (etwa sogenannte Traps) im Oxid stellen ein Zuverlaessigkeitsrisiko dar. Bisher wurden solche Schaeden durch die Bewertung von Parameterverschiebungen an Teststrukturen wie Antennentransistoren untersucht. Dazu wird eine fixe Ladungsmenge in das Oxid injiziert und die darauf folgende...
    IPCOM000019688D | Original Publication Date: 2003-Oct-25
  7. 157.
    Die Kontaktloecher von Halbleiterbauelementen liegen, je nach Design, auf unterschiedlichen Niveaus und Materialien (Silizium, Poly-dotiert, n- bzw. p-dotiert, Silizid) und stellen damit in fast jeder Technologie hohe Anforderungen an die trockene Kontaktlochaetzung. Die Abbildung 1 zeigt einen Bipolar-Baustein, an...
    IPCOM000019689D | Original Publication Date: 2003-Oct-25
  8. 158.
    Fuer Zuverlaessigkeitsuntersuchungen von Dielektrika werden an die Strukturen, die auf Testchips vorgesehen sind, verschiedene Anforderungen bzgl. ihrer Groesse gestellt, die schwer zu vereinbaren sind. Kleine Strukturen sind zur Charakterisierung von intrinsischem (eigenleitendem) Verhalten wuenschenswert, mit...
    IPCOM000019690D | Original Publication Date: 2003-Oct-25
  9. 159.
    In mehrstufigen (mindestens zweistufigen) Operationsverstaerkern (Opamp) werden ueblicherweise eine n-Kanal- mit einer p-Kanal-Stufe kombiniert. Abbildung 1 zeigt ein Beispiel eines solchen Operationsverstaerkers. Im Gegensatz zu Abbildung 1 ist auch die Variante mit n-Kanal-Eingang und p-Kanal-Ausgang realisierbar....
    IPCOM000019691D | Original Publication Date: 2003-Oct-25
  10. 160.
    Kupfer-Damascene-Metallisierungs-Prozesse in der Herstellung von Halbleiterbauelementen benoetigen zur CMP-Planarisierung (chemisch-mechanisches Polieren) sog. Fuellstrukturen. Diese Fuellstrukturen sind nach dem Stand der Technik ebenfalls aus Kupfer, aber elektrisch nicht aktiv. Sie werden bei der CMP-Planarisierung...
    IPCOM000019692D | Original Publication Date: 2003-Oct-25